sythesis zonder optimalisatie

X

xworld2008

Guest
Ik schrijf een poort niveau code met bibliotheek door gieterij, i wanna synthese zonder optimalisatie, alleen hoeft te vertalen naar gate netlist.
Hoe kan ik dit doen?

 
Het hangt af van welke systhesis tool die u gebruikt meestal de tool zal hebben iets als geen optimaliseren optie die u kunt kiezen of je moet gebruik systhesis pragmas erkend door de meeste instellingen te dwingen geen gebruik te optimaliseren op geïmplementeerd logica.

 
Indien in DC,
1.Link Library,
2.gelezen in de gate niveau code;
3.write uit netlist
OK.

 
Ik gebruik DC tot synthese van deze code, ik wil syntheis met "samenstellen" commando.
Ik gebruik commando:
"Compileer-map_effect lage no_design_rule"
maar ik vind dat het resultaat is geoptimaliseerd alreadly, wie kan mij vertellen hoe dit probleem op te lossen met "compileren" bevel "welke optie ik moet toevoegen?

 
maken van al uw bibliotheek specifieke instantievorming in een module.terwijl het samenstellen van de top-module toevoegen

dont_touch MODULE_NAME_LIBRARY_SPECIFICAls al uw ontwerp is als een netlist ...

proberen

lees-netlist-formaat verilog FILE_NAME

 
Waarom moet "samenstellen" commando worden gebruikt?
Ik ben verbaasd.

 

Welcome to EDABoard.com

Sponsor

Back
Top