SystemVerilog verificatie

[choonlle]

Ik schrijf mijn code in verilog 2001.Kan ik in SystemVerilog testbank codering aan mijn RTL-code te verifiëren in verilog 2001?Bedankt.

 

[aji_vlsi]

choonlle wrote:

Ik schrijf mijn code in verilog 2001.
Kan ik in SystemVerilog testbank codering aan mijn RTL-code te verifiëren in verilog 2001?Bedankt.

 

[Salma Ali Bakr]

yah
SystemVerilog kan worden gebruikt voor beweringen, proefbank generatie en zelfs in het ontwerp

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />

 

[choonlle]

Wat is de stelling?!kunt u meer uitleggen over dat.

 

[Salma Ali Bakr]

do u weet het trefwoord "beweren" in VHDL
het is gewoon een manier om u te vertellen of een bepaalde voorwaarde is gebeurd of niet
of met andere woorden, een bepaalde eigenschap in uw ontwerp optreedt of niet

bijvoorbeeld wanneer u zeggen in VHDL:assert (helder / = '1 ')rapport "duidelijk is ingesteld!"ernst waarschuwing;betekent dit dat u wilt een bewering te doen over de waarde van duidelijke
Als duidelijk is '1 'dan is de bewering onjuist is en een verslag of een bericht wordt geschreven om aan te geven dat "duidelijk is ingesteld!"
en dat het niveau van severness van deze aandoening is een waarschuwing
Als niet duidelijk is '1 ', dan gebeurt er niets

of in PSL bijvoorbeeld:beweren altijd (A en B)Dit betekent dat u altijd wilt controleren als A en B zijn ware op hetzelfde moment
Als dit niet gebeurt dan uw bewering of uw eigendom is vals

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />Ik hoop dat duidelijk was
en aarzel niet om meer vragen

 

[darylz]

vindt u meer discussie over dit om http://verificationguild.com/