Systemverilog OVM (Open Verification Methodology)?

[boardlanguage]

Ten slotte, het
is hier!(op http://www.ovmworld.org)

Kan de Systemverilog deskundigen ons vertellen of OVM zal draaien op Synopsys VCS?En hoe denkt zij te vergelijken met Synopsys VMM?

Ik kocht de VMM Handboek boek, maar ik vond het erg moeilijk te begrijpen.(Ik heb geen sterke Systemverilog controle achtergrond.) Het boek-voorbeelden waren ingewikkeld - kun je via een heleboel testbench infrastructuur net te doen fundamentele operaties op het Device-Under-Test.

 

[mssajwan]

Hoi,
Als u de site het zegt
"De methode is niet-verkoper specifieke en interoperabel is met meerdere talen en simulatoren"
Dus vanaf deze verklaring kunnen we zeggen dat het zal samenwerken met VCS.
Maar ik persoonlijk dont think so, we kunnen nog niet veel zeggen, totdat we het werk van de OVM stijl op VCS.

2e punt wat ik hier wil noemen is hier, als je wilt leren SV you dont need to know enige methode in het bijzonder.Neem een simulator ter ondersteuning van SV en uitproberen van de verschillende voorbeelden in de tutorials.Springen op de Methodologie starightaway is riskant, u zal uiteindelijk verliest de enthu.
Alleen mijn persoonlijke mening.

-Manmohan

 

[boardlanguage]

Ik waardeer de feedback.Ik heb gespeeld rond met Xilinx Modelsim / XE 6.2c - dat was de enige "vrije" Modelsim te steunen Systemverilog tot een redelijke mate (voor Design, geen SVA of geavanceerde verificatie kenmerken)

Mijn opmerking was dat de meeste van de "verificatie methoden 'vereisen een solide begrip van OOP (Object-Oriented Programming), omdat ze zo veel vertrouwen op klasse erfenis partitie testcases, BFMs, interconnectie, randomisatie.Met andere woorden, de methoden zijn ontwikkeld door 'taal deskundigen voor gebruik door andere' taal deskundigen. "

Ik ga voor het downloaden van de OVM wit papier en kijk of OVM is uitvoerbaar uit een single-ingenieur oogpunt.(VMM zeker niet - ook niet voor mij, toch.)

 

[mssajwan]

Hoi,
Nou wat ik zou willen voorstellen is als u toegang hebt tot cadans, VCS of Mentors questasim u kunt beginnen te spelen met voorbeelden.
ten tweede SystemVerilog vereist kennis van Verilog, dan komt C , zelfs als u een basiskennis van klasse concept dat zal werken voor you.So dont je tijd in het verkrijgen van een gedegen kennis van C .U krijgt om te weten als u vooruitgang, maar een noodzaak basis.
Ten derde zou ik willen voorstellen doen niet verloren gaan met de methodologie,
de OVM is een nieuwe met steun van Cadence & mentor, maar nog in beginstadium.
Dus als u dont hebben toegang tot een tool
te downloaden questasim van mentoren, zijn een gratis 1 maand Support & beginnen werken aan SV.
Cheers!
Manmohan

 

[boardlanguage]

Nogmaals bedankt - ik
heb gebruikt Verilog-2001 voor een tijdje, en ik speelde rond met een eenvoudige Systemverilog design @ ltera qu (at) rtus-II 7.2 - zo Verilog achtergrond is geen probleem voor mij.

Ik
ben verward over Questa.Ik dacht Questa een afzonderlijke aankoop, en je moet kopen Modelsim / SE eerst?Of bedoel je kunt evalueren Questa als je al Modelsim / SE?Ik
heb gebruikt Modelsim / PE, en de PE heeft al ondersteuning voor het ontwerp-constructies van Systemverilog - geen beweringen of OOP stuff.

 

[aji_vlsi]

Hoi,

boardlanguage schreef:

Ik waardeer de feedback.
Ik heb gespeeld rond met Xilinx Modelsim / XE 6.2c - dat was de enige "vrije" Modelsim te steunen Systemverilog tot een redelijke mate (voor Design, geen SVA of geavanceerde verificatie kenmerken)

 

[vishalvartak]

1) Begrijp verschillende componenten in een TestBench weten.Stimulus_Generator (bestuurd en random), Driver, Monitor, scorebord, Coverage_collector, Responder, Slavenmarkt.Begrijpen wat ze doen en hoe ze te coderen.Als U probeert de code voor complexe ontwerpen, U zult begrijpen de beperking van de taal als Verilog.

2) Nu proberen hetzelfde te doen met behulp van SystemVerilog (zonder naar OOPS concept of het gebruik van klassen).U vindt dat het nu veel gemakkelijker om code in vergelijking met Verilog.

3) Nu proberen om al deze onderdelen van TestBench de klassen in plaats van modules.Begrijpen hoe pass unidirectioneel en bi-directionele data tussen twee klassen (passeren ze tussen modules is heel eenvoudig).

AVM of OVM is eigenlijk deze derde stap omgeving voor het aansluiten en draaien deze componenten