SystemVerilog n 'SystemC

[jelydonut]

Zijn er decient docs / nfo 's over het gebruik van een van beide.

Ik heb gezien dat de systemverilog spec ..maar zijn niet de meest vriendelijke document ..

als voor SystemC ..Ik heb niets gezien

jelydonut

 

[the_penetrator]

Beste jelydonut

kunt u meedoen (gratis) www.systemc.org.

Dan kun je de broncode met twee vriendelijke intro te SystemC (de gebruikersgids en een andere doc Ik kan me niet herinneren).Ook de SystemC LRM is consistent en zeer vriendelijk voor een standaard (normen krijgen echt strak * ss meest van de tijd).

Wat maakt me woedend met SystemVerilog is niet de taal zelf.Ik heb niet geprobeerd (ik weet VHDL, Verilog en sommige SystemC).Het is het feit dat SystemVerilog is gewoon een VHDL Ripoff dat ergert me.Het is NIET fatsoenlijk noemen SYSTEMVERILOG.MOET WORDEN SYSTEMVHDL.Verilog altijd de sterkste steun uit het bedrijfsleven.Vanwege het feit dat je moet eenvoudiger parsers voor.En gebouwd kleiner beschrijvingen.Anders is lachwekkend type controle, en mist een groot deel van de VHDL functies.

the_penetratorŠ

 

[gooodman]

SystemC en SystemVerilog
Misschien kunnen ze samenwerken.
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 

[ram]

kunt u SystemC boek in de upload download sectie.

 

[haoboy]

ontwerp van het systeem met SystemC is een goed boek