SystemC en systemVerilog

E

elvishbow_zhl

Guest
Kan iemand me vertellen over het verschil en vooruitzicht van SystemC en systemVerilog.Het lijkt erop dat SystemC wordt ondersteund door Cadans en SystemVerilog door Synopsys.en beide zijn gemaakt van een systeem en RTL en verificatie.

 
SystemC:
1) gebaseerd op C
2) wordt gebruikt voor het ontwerp van het systeem
3) is nuttig in controle van het systeem
4) is het nuttig om transactie model van een systeem op niveau
5) nuttig voor hardware / software co-design en co-verificatie
6) Een subset van C
7) De uitvoering simulator (C compiler) is vrij beschikbaar<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Koel" border="0" />

Bouwkundig ontwerp en verificatie

SystemVerilog:
1) wordt gebruikt voor Hardware ontwerp
2) wordt gebruikt wanneer we gaan ontwerpen te controleren block-level
3) is een superset van de traditionele Verilog
4) kan gebruikt worden bij RTL en Gete-niveau beschrijvingen
5) Voegt veel functies ter ondersteuning van controle (bv. Beweringen)
6) voegt veel kenmerken van VHDL die ontbraken in Verilog
7) RTL & Gate niveau van ontwerp en verificatie

RGDS
KH

 
Systeem C - transactie niveau modellering
Verilog-systeem - het signaal niveau modellering

 
By the way,
Wat is de transactie definitief niveau betekent?
Zoals ik weet ASIC-ontwerp flow: er zijn slechts
SPEC-> gedrag> RTL-> GATE-> Transistor

 
Transactie level model is alleen voor de controle of de simulatie, het is gewoon een data control "model.
En ik wil graag gebruik systemverilog, omdat gebruik SystemC is een co-simulatie, het nodig twee tools en twee talen te lopen.en systemverilog is superset van verilog, zodat het net een gereedschap en een taal, ik denk dat dit zal weinig vraag.

 
SystemC belangrijkste voordeel hefboomeffect van C taal.
maar het is moeilijk voor HW ontwerper te leren.
nu cadans voeg enkele verifiction bibliotheek zoals SCV, CVE en Vic,
uitsluitend concentreren op RTL / chip / blok verifiction.
pepole kan verwijzen een boek genaamd "advaced verificatie"
Verilog-systeem, dat momenteel sysnopsys de leider is.
maar nu heb ik niet gevonden een gekraakte rijbewijs,
hoop volgend jaar mijn bedrijf zal een upgrade naar 2005.06.sigh ....
dat zij vervangt e en Vera.

 
SystemC vooral voor systeem-level design, architectuur Beschrijving en verificatie van het systeem niveau.
System Verilog Nieuwe functies, zoals verklaringen en andere belangrijke functies die worden gebruikt voor het ontwerp alsmede verifiction.

 
khorram is volkomen terecht, zou er graag op wijzen paar dingen hier.
1.SystemC hasnt bewezen goed met RTL
2.SystemVerilog vermijdt PLI knelpunten om een goede mate ten opzichte van SystemC of HVL.Het verhoogt de snelheid enorm simulatie.Smooth Interfaces tussen RTL en testbenches & zelfs simulator
3.DPI is een andere functie voor SystemVerilog
4.Vanuit een oogpunt van programmeurs SystemC is het beste voor controle, maar SystemVerilog zal degene zijn die lang blijven

 
SystemC is ingebouwd in een groot deel van de simulatoren nu, met inbegrip van Modelsim en Aldec.Dit betekent geen PLI, en geen vertraging in de runtime.

De C hefboom voor SystemC mag niet worden onderschat.Als je gaat schrijven SystemVerilog dezelfde controle suite in SystemC en in, ik denk dat de SystemC versie zou veel makkelijker en sneller te schrijven.Plus, sinds de native C , kunt u nemen C-modellen en dergelijke uit de systemen jongens en krijgt veel strakkere koppeling aan de bedoeling van het ontwerp.En, sinds de C , kunt u de SW jongens voorbeelden van werkende code te bouwen off van, en u kunt gebruik maken van de stand-alone-Kernal voor de interface met een chauffeur en daadwerkelijk gebruik maken van dezelfde verificatiecode tot validatie drive emulatie en chip in de lab.Het paren en upstream-en downstream.SystemC is moeilijk te leren, en wat ik heb gezegd is niet triviaal om te doen, maar het hielp ons enorm.

Dat gezegd zijnde, ik geneigd te geloven dat mensen die het gebruiken Verilog en zullen eindigen met behulp van SystemVerilog, en de VHDL gebruiker zal uiteindelijk met behulp van SystemC, dus zowel naast elkaar zullen bestaan tot de volgende beste ding komt langs.

Samir

 
Wij zijn Verilog gebruikers en we eindigen met SystemC-cosimulation Verilog.
Dit is juist dat (voor de cadans tools voor zeker) is er geen taal-to-taal overhead voor SystemC-Verilog cosimulation, dus hele spul niet DPI is voordeel maar probleem (sneller dan een PLI, maar toch ...) voor SystemVerilog.
Momenteel zijn de mensen beginnen te gebruiken voor verificatie SytemVerilog alleen, het niet op grote schaal gebruikt voor het ontwerp nog niet te wijten aan niet-complete tool ondersteuning (zelfs met Synopsys toolset).
In een tussentijd is SystemC grote schaal gebruikt voor arhitecture niveau modellering en iteraties, TLM (transactie-niveau modellering) wordt van onschatbare waarde onderdeel van het ontwerp flow.
SystemC en SystemVerilog overlap op controle gebied.Door hergebruik van componenten verificatie door middel van verschillende niveau van complexiteit (van block-level aan system-level verificatie) niemand mengt SystemC en SystemVerilog controle op hetzelfde project.
Mijn inzet is SystemC (niet alleen met VHDL en niet alleen in de niet-VS).Het is gewoon meer open, chip, gemakkelijker om te mengen met alle C / C erfenis, ideaal voor architectuur ontwikkeling, hw-sw co-ontwikkeling.
Ik zie geen voordeel heeft meer dan SystemVerilog SystemC voor verificatie doel.En als je van alles doen, behalve RTL code in SystemC, RTL automatische code generatie tools die reeds in ontwikkeling zijn.
Wat interessant is, is het gebruik van UML in hele spel ...

 
Heeft u alle links voor het gebruik van UML SystemC?Ik heb niet gehoord van alle inspanningen in dit verband, maar het klinkt interessant!

 
Quote:

Heeft u alle links voor het gebruik van UML SystemC?
Ik heb niet gehoord van alle inspanningen in dit verband, maar het klinkt interessant!
 
Er zijn een paar artikelen die u misschien wilt downloaden webformulier het, ik heb geprobeerd om ze te uploaden, maar mijn netwerk heb, t is toegestaan.Hun namen zijn:

UML modellen SystemC
SystemC code uit UML-modellen

ze beide in PDF

 
Ik denk dat de enige is die een ander beter is supportted door het EDA software als Cadence en Synopsys alle verklaarde dat SV, dan win SV winnen.Maar hun zijn wedstrijden, NC, SC, en liever de voorkeur VCS SV, dus dat is beter afhangen van hoe ze zullen worden ondersteund en gepopulariseerd

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top