Synthetiseren

[mobiele-it]

Ik heb een probleem als ik de code hieronder synthetiseren, ik krijg het gesynthetiseerd maar ik heb de Libero toolchain (ja ik gebruik Actel FPGA's) niet clko Breng het naar buiten dus ik kan een speld niet toekennen aan een ontwerper in ...Code:

IEEE bibliotheek;

ieee.std_logic_1164.all gebruik;

ieee.std_logic_arith.all gebruik;

ieee.numeric_std.all gebruik;

ieee.std_logic_unsigned.all gebruik;entiteit is ledcounter

generieke (

datawidth: positief: = 8

);

poort (clko: in std_logic;

A: In std_logic;

b: in std_logic;

c: out std_logic_vector (datawidth-1 Spoorbreedtes 0)

);

Eind ledcounter;code van de architectuur is ledcounter

temp-signaal: std_logic_vector (datawidth-1 Spoorbreedtes 0);beginnenproces (clko)beginnenif (a = '1 'en rising_edge (clko)) then

temp <= temp 1;

end if;if (b = '1 'en rising_edge (clko)) then

temp <= temp-1;

end if;end proces;c <= temp;

end code;

 

[Iouri]

Omdat je aan het rijden bent een variabele in twee processen, moet dit worden fouten, probeer deze

proces (CLK, a, b, reset)
variabele var_temp: std_logic_vector (1 Spoorbreedtes 0);
beginnen
var_temp: = A & B;
Als reset = 'o', dan
temp: = (anderen => '0 ');
elsif (clk = '1 'en), dan clk'event
geval var_temp
wanneer "10" =>
temp: temp = 1;
wanneer "01" =>
temp: temp = -1;
wanneer andere => null;
Eind geval is;
end if;
end proces;gebrek aan goede

 

[tosonal.jain]

mobiele-it schreef:

Ik heb een probleem toen ik de onderstaande code synthetiseren, ik krijg het gesynthetiseerd maar ik heb de Libero toolchain (ja ik gebruik Actel FPGA's) niet de clko te brengen naar buiten, dus ik kan een speld niet toekennen aan een ontwerper in ...
Code:

IEEE bibliotheek;

ieee.std_logic_1164.all gebruik;

ieee.std_logic_arith.all gebruik;

ieee.numeric_std.all gebruik;

ieee.std_logic_unsigned.all gebruik;entiteit is ledcounter

generieke (

datawidth: positief: = 8

);

poort (clko: in std_logic;

A: In std_logic;

b: in std_logic;

c: out std_logic_vector (datawidth-1 Spoorbreedtes 0)

);

Eind ledcounter;code van de architectuur is ledcounter

temp-signaal: std_logic_vector (datawidth-1 Spoorbreedtes 0);beginnenproces (clko)beginnenif (a = '1 'en rising_edge (clko)) then

temp <= temp 1;

end if;if (b = '1 'en rising_edge (clko)) then

temp <= temp-1;

end if;end proces;c <= temp;

end code;

 

[mobiele-it]

Hartelijk dank jongens ik denk dat alles werkt op dit moment.Het enige probleem op dit moment wat er gebeurt op mijn board is dat wanneer ik duw een van de schakelaars op Ik heb wat lawaai het invoeren van mijn FPGA, dus ik heb om de oplossing te zoeken in een voor dit.

 

[m.abdulmoniem]

altijd op alle gebruikte signalen in de gevoeligheid lijstToegevoegd na 2 minuten:Ik denk dat je moet maken om schakelaars debouncing ontdendering de