Synthese VS Simulatie

[hayaloo]

Hi all

Ik heb onlangs begonnen met het leren VHDL als ik nodig voor mijn project, maar ik nog steeds niet undestand de dofference tussen ontwerpen voor synthese en simulatie kan iemand alsjeblieft me helpen met deze kwestie.
bedankt voor uw tijd

 

[Tan]

hayaloo schreef:

Hi allIk heb onlangs begonnen met het leren VHDL als ik nodig voor mijn project, maar ik nog steeds niet undestand de dofference tussen ontwerpen voor synthese en simulatie kan iemand alsjeblieft me helpen met deze kwestie.

bedankt voor uw tijd