Synthese Help

[nirav1983]

Hoi, ik ben nieuw voor verilog ontwerp.
Ik heb een 53 bit uitvoering lookahead toevoegingen die deel uitmaakt van mijn floating point toevoegingsmarge project.De simulatie is perfect, maar ik krijg een syntheseverslag

Apparaat gebruik samenvatting:
---------------------------

Geselecteerde apparaat: 2s100tq144-6

Aantal Schijfjes: 110 van 1200 9%
Aantal van 4 input Luts: 191 van 2400 7%
Aantal gebonden IOBs: 161 uit 96 167% (*)

WAARSCHUWING: Xst: 1336 - (*) Meer dan 100% van het apparaat worden gebruikt
Dit is voor een
Target Device: xc2s100-6-tq144Wat zijn deze IOBs en hoe kan ik minimaliseren van de telling.

Ik ben ook verbonden mijn verilog code .........

Gelieve ook te wijzen op enkele lezing op FPGA schema zodat ik kan begrijpen ze beter
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 

[llrry]

Hoi, ik denk dat je kan downloaden van een spec van xc2s100 in Xilinx website, die zal u begrijpen over de interne middelen van een FPGA.

 

[Git]

Gebonden IOBs zijn Input Output Buffers, dwz werkelijke pinnen op de chip.De chip die je hebt gekozen heeft 144 pinnen, maar slechts 96 zijn beschikbaar voor uw I / O en u probeert te gebruiken 161 pinnen voor I / O.53 ingangen, 53 B-ingangen en 53 uitgangen toevoegingen, plus klok en uitvoeren?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />Git

 

[nirav1983]

Hi guys, een ander probleem
Ik ontwierp een teller als een vergrendeling en een adder ... zoals

altijd @ (posedge clk)
q <= d;
toewijzen d = q 1;
toewijzen clk = main_clk & ~ terminal_count;
toewijzen terminal_count = | d;

Stel ik heb een 2-bit counter ..... vervolgens in een effectief werken, zou ik de teller tot beëindiging van een klok rand na de d draait 11 vanwege de tijd die betrokken zijn bij het verkrijgen van d. ..... maar dan in een normale simulatie lopen, krijg ik het als beëindiging exact op d = 11.Hoe kan ik simuleren maar waarbij de timing specs gehouden.

 

[shengkaiyi]

Uw code lijkt enige probleem, want u wilt de clk door terminal_count signaal.Ik denk dat de volgende code zal meer redelijk:

reg [1:0] q;

altijd @ (posedge main_clk) beginnen
if (q! = 2'b11) beginnen
q <= # 1 (q 1);
eindigen
eindigen

 

[nirav1983]

Hoi,
Bedankt voor het helpen van de jongens.
Ik heb weten te corrigeren de klok probleem.

Ik wilde meer weten over wat JTAG en het Boundary Scan-modus bent.

 

[eda_wiz]

http://www.ti.com/sc/docs/jtag/seminar1.pdf
http://www.ti.com/sc/docs/jtag/seminar2.pdf

 

[silver_kiss]

lees dit nuttig kan zijn voor u
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen