L
ls000rhb
Guest
Hi all
Kunt u mij helpen bij het oplossen van deze waarschuwing
In mijn ontwerp, is er een module clock_divider te verdelen bron klok op meerdere klokken te gebruiken in andere modules.
Bij het uitvoeren van de synthese in Synplify, een waarschuwing geven "Removing aanleg u_clock_divider gezien: work.clock_divider (verilog) omdat er geen verwijzingen naar de uitgangen.
Ik weet niet wat dit betekent waarschuwingen.
het oplossen van deze waarschuwing?
Thanks & Best Regards
Kunt u mij helpen bij het oplossen van deze waarschuwing
In mijn ontwerp, is er een module clock_divider te verdelen bron klok op meerdere klokken te gebruiken in andere modules.
Bij het uitvoeren van de synthese in Synplify, een waarschuwing geven "Removing aanleg u_clock_divider gezien: work.clock_divider (verilog) omdat er geen verwijzingen naar de uitgangen.
Ik weet niet wat dit betekent waarschuwingen.
het oplossen van deze waarschuwing?
Thanks & Best Regards