SVA beweringen vraag

[sree205]

Hi all,
Ik probeer te komen met een bewering met behulp van SystemVerilog met een klein verschil.een typische eigenschap is,

eigendom p_tcnst;
@ (posedge clk)
$ gedaald (variable_name) | ->
# # $ tcnst roos (variable_name);
eind goed

In dit pand zou het mogelijk zijn om de tcnst parameter vervangen door een RTL variabele?

 

[ankurgupta74]

nee.is een constante.

 

[boardlanguage]

Code:

eigendom p_tcnst;

@ (posedge clk)

$ gedaald (variable_name) | ->

# # tcnst [/ b] $ roos (variable_name);

eind goed

 

[sree205]

Het probleem is, zelfs als tcnst is een parameter, zal ik niet kunnen veranderen tijdens runtime.Ik ben niet in staat om de tcnst waarde gebaseerd op een aantal RTL signaal waarde te veranderen.

 

[natg9]

Hi vrienden

Ik ben op zoek naar wat materiaal van System Verilog Beweringen studie
gelieve te delen als u documenten

Thanks in advance

groeten
natg