SPARTAN-3 F-LUT EN G-LUT

[pstar]

Hallo allemaal, Voor de Spartan-3 Wij hebben CLB en binnen elk CLB is er LUT's mogelijk is. Ik weet dat alle componenten binnen elk CLB, maar in elk CLB is er 8 4-bits LUT's mogelijk Input. Deze LUT's mogelijk is de naam G-LUT-en F-LUT. Ik wil weten wat er in elke LUT? want toen ik ander ontwerp, zoals AB of ((ABCD) + (A + B + C + D)) nog steeds hetzelfde aantal poorten te gebruiken voor zowel het ontwerp! Dus ik graag willen weten wat er precies in elke LUT? Ik kon geen enkele informtion in de Spartan-3 datasheets over binnen deze LUT's mogelijk is. Zijn deze LUT (Look-Up Table) zijn gewoon een blok van het geheugen met een volledige tabel met alle mogelijke combinaties van invoer of iets anders? Als iemand weet over archtucture van deze LUT's laat het me weten. Dank u Pouya!

 

[yego]

Er is geen mysterie in de slice. Kies de DS099.pdf document (Spartan-3 FPGA Familie: Complete Data Sheet) van de Xilinx site en kijk naar de pagina nr. 11. Blijkbaar heb je niet rood alle belangrijke bestanden Groeten, Yego

 

[Big Boy]

Een vergelijking te vertalen naar een waarheidstabel. Dat wil zeggen, de LUT is gewoon een look-up tabel die de ingangen te nemen, en volgens haar, op te zoeken in een tabel en uitgang ofwel een 0 of 1. een 4-input LUT is gewoon een 16x1 ROM-achtige structuur. Dus, weer kunt u gebruik maken van een eenvoudige vergelijking zoals AB of een meer complexe therm (die gebruik maken van maximaal vier input), zullen beide gebruik maken van een compleet LUT. Gates evaluatie is zeer bij benadering. De software tellen alleen het aantal LUT, FF, ... gebruikte en vertaalt deze naar een aantal poorten. Het ziet er niet tegen de oorspronkelijke vergelijkingen.