Simulatie vs Keuring?

[asfliy]

Kan iemand uitleggen wat
is het verschil tussen simulatie en verificatie?
Bedankt!

 

[shiv_emf]

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />toepassing van waarden te ontwerpen onder controle is stimulus en dit proces heet simulatie.

Controle dient te simuleren ontwerp n controleren op de functionele correctheid

voor meer informatie!verwijzen Janick
Bedankt

 

[amihomo]

Hoi,
Kunt u mij vertellen wat de noodzaak voor de oprichting van verificatie talen zoals SystemVerilog, en in wezen wat is het verschil tussen HDL talen (zoals VHDL en Verilog) en Verificatie talen?

groeten

 

[ljxpjpjljx]

simulatie en verificatie zijn totaal 2 verschillende ding!Simulatie betekent dat u kunt gebruiken voor de simulatie van de TU Delft actural draad!en de controle betekent dat u kunt controleren of de TU Delft met andere methode!

 

[amihomo]

Ik bedoel maar dat we kunnen gebruiken om te controleren of VHDL het functionele gedrag van onze ontwerpen, waarom maakt u een nieuwe taal voor de controle?

 

[ashiram]

Simulatie betekent debuggen functionele fouten in de TU Delft.
Controle betekent aanmaken testbank en schrijven testen.het controleren van de TU Delft functionaliteit na het uitvoeren van testcases.

 

[Vishwajeet]

Simulatie is de toepassing van de stimulans voor het ontwerp.Het kan worden gedaan door middel van toepassing van input en het controleren van de output.En natuurlijk de controle is ook een onderdeel van de simulatie.Ik bedoel de controle gebeurt door middel van simulatie.En naar uw andere query, ABT HVL - systemverilog, Het net om de verificatie ingenieur
het leven makkelijk.Als u van mening zeer ingewikkelde modellen (SOC's) u meer geavanceerde verificatie milieu (vooral testbank met enige intelligentie in it) en natuurlijk veel tijd.En SystemVerilog geeft veel constructies waarop we kunnen bouwen van zeer geavanceerde TB.En als haar Object Oriented, met methoden zoals OVM, kunnen gemakkelijk worden erven hun klasse en bouwen onze TB in een mum van tijd.En meer over zijn herbruikbaar.Ik hoop dat dit zal ervoor zorgen dat uw standpunten duidelijk met betrekking tot de simulatie, verificatie en HVL zoals systemverilog.

Groeten,
Vishwajeet B

 

[pini_1]

Neem een kijkje op een controle-project met behulp van systeem C.

http://bknpk.no-ip.biz/First_SCV/aisTB.html

 

[shashank_s_82]

Simulatie & verificatie zowel gebruikt differentiaalvergelijkingen om de reactie van het systeem door toepassing van i / p-test stimulans

In VLSI Simulaties zijn van het type arhitectural, gedrags-, poort-niveau switch niveau transistor niveau enz. in deze simulatie we proberen om de systemen voor de gewenste respons i / p-patroon
instrumenten: Model sim-simulator, HSPICE voor TRAN niveau sim, PT voor STA enz.

Op controle wij normaliter controleren wat we ctreated bijvoorbeeld zijn formele verificatie, functionele controle
hulpmiddelen Conformal, formaliteiten enz.

 

[rtl2gates_user]

Traditionele verschil tussen simulatie en functionele controle is dat simulatie draait uw ontwerp met een set van vectoren (analoog of digitaal) en functionele verificatie is een superset van simulatie waar u de interpretatie van de resultaten van uw simulatie en het trekken van een conclusie voor uw ontwerp spec.

Als bijeffect nota Ik gebruik deze kans te bevorderen www.rtl2gates.com website.

Bedankt