Signaal-en Variabele .... in verilog

[Guru59]

hai. ik ben beginner in verilog.i moeten weten hoe te signaleren en VARIABELE in Verilog verklaren ... dank bij voorbaat

 

[aji_vlsi]

cvc.training @ gmail.com [/email] Good Luck Ajeetha, CVC www.noveldv.com

 

[SkyHigh]

hi guru59, In ​​Verilog, of de keuze is een signaal of een variabele is afhankelijk van: (1) draad of reg wordt gebruikt (2) altijd of toe te wijzen wordt gebruikt bijvoorbeeld, zou een variabele er als volgt uitzien: reg Y; altijd Y

 

[Guru59]

Bedankt voor die aji en Skyhigh ........ heeft iemand van jullie kunnen uploaden materiaal met betrekking tot het blokkeren en niet-blokkerende verklaringen .............

 

[anishrai]

Zoek naar het boek "verilog HDL ... een gids voor digitale ontwerp en de synthese" van samir palnitkar ...... het is een goed boek ...