Setup Time probleem op een flop uit buffer in de klok van die flop .......

[madhunandyala]

Hallo vrienden, geef ik een probleem dat recent heeft mij gevraagd in een interview. Gelieve indien u het antwoord vinden laat het me weten. Thank u ....... Prob: Er is een flop van internel setup-tijd 100ps. en de klok lijn naar de flop heeft een buffer (+ Inverter Inverter - met beide 20ps elke vertraging). Dus helemaal 40ps vertraging in de klok aankomst. De vraag is wat zijn de totale setup-tijd rekening houdend met de flop en de omvormers. Geef uitgewerkt antwoord guyz ......... Dank u ..... PS: Er is geen melding over de klokfrequentie.

 

[jpvSoccer]

Hoi, heeft De setup tijd voor de flop niet veranderen. De gegevens moeten nog steeds stabiel te zijn 100ps voordat de klok rand raakt de flop. Ervan uitgaande dat de flop die gemaakt van de gegevens heeft nul vertraging op zijn klok lijn, heb je een "snelle" klok flop te praten met een "langzame" klok flop. De gegevens kunnen nu later aan te komen 40 ps en nog steeds voldoen aan setup eis. Het netto effect is dat de flop "verschijnt" om een ​​setup tijd van 100-40 = 60ps. In dit scenario, snel-to-langzaam, zou ik kijk uit voor hold overtredingen.

 

[madhunandyala]

Hartelijk dank voor ur soort informatie. Maar er is geen specificatie van de klok ...... en ik heb gevraagd om de set te berekenen voor de totale circuit. Is er een mogelijkheid om de installatie te berekenen voor het hele circuit in plaats van een flop? Gelieve te verduidelijken ..........

 

[nav_vlsi]

Lees deze Tutorial. Dit kan handig zijn voor jou.

 

[jpvSoccer]

Hoi, is de klokfrequentie niet uit (tenzij het is zo snel dat je niet op je chip te bouwen). De relatie tussen de klokken van "communiceren" flops toe doet. Je hebt een vertraagde klok. De vertraagde klok helpt je setup eis doordat de gegevens later dan veranderen als de twee klokken hadden geen vertraging tussen hen. De installatie van de flop is vastgesteld (in dit type vraag het gaat niet over rand-tarief of PTV effecten).