setup houden tijd schending in ISE

[Tomby]

Hallo,

Ik heb gesynthetiseerd, en voer het vertalen, kaart, plaats en route voor de virtexe FPGA in ISE5.1i maar als ik probeer de netlist dat ISE5.1i genereert samen met de sdf-bestand krijg ik deze fouten te simuleren.

# Tijd: 1733 ps Iteratie: 0 aanleg: / uart_tb/uart_top_postsim/u_550_linectlreg_3
# ** Error: C: / Xilinx / verilog / src / simprims / X_FF.v (54): $ setup (negedge CE & & & (ce_clk_enable == 1): 1265 ps, posedge CLK: 1733 ps, 686 ps);

Er staat een fout met de setup-tijd kleiner is dan wat het zou moeten zijn.Mag niet Xilinx verzorgen dit automatisch wanneer het in kaart brengen en de routering van het werkelijke FPGA om alle setup te waarborgen en te houden tijden van alle blokken in aanmerking worden genomen?

Tomby

 

[shengkaiyi]

Je timing overtreding gebeurt in het prille begin de eerste tijd.Als de overtreding niet uw simulatie resultaat beïnvloeden, kunt u negeren.Als het echt het resultaat beïnvloeden, moet u gebruik maken van de beperkingen bestand naar het proces van synthese te beperken en de P & R-proces.

 

[Tomby]

Bedankt maar modelsim zal ook niet beginnen te simuleren als gevolg van deze fout.Ik zal proberen om de beperkingen te controleren bestand om te zien hoe ik zou kunnen repareren.

 

[massale]

Ones Ik heb hetzelfde probleem!
Wat is de beslissing?

Mag U kunt zoeken een antwoord record in de Xilinx website ..

 

[skynet]

Hoe zit het met behulp van Xilinx STA timing analyzer om te zien wat uw problemen voordat naar Post Lokaal & Route Simulatie?

 

[Tomby]

Ik probeerde zoekend de Xilinx site, maar havent vinden alle nuttige info.Ik vond een antwoord voor een soortgelijk probleem in de 4.1i.Ik ben lopende Xilinx STA en hebben nog geen problemen te vinden.

De sdf bestand dat wordt gegenereerd door ISE 5.1 lijkt te zijn het probleem en hoewel ik heb mijn beperkingen definiëren bestand behoren, heeft het nog steeds de setup houden schending probleem in de sdf-bestand.

 

[skynet]

Laten we gaan stap voor stap.Ik wist niet eens dat het probleem uit sdf-bestand.Wat dacht u probeert om langzamer van uw klok frequentie binnen ur testbank?

 

[zhangyong]

Je probeert sim zonder gebruik te maken sdf-bestand, de opmerking van de inleiding sdf in de SIM-model bestand.

Dit zal alleen sim het model functioneren zonder timing test

 

[silver_kiss]

ga door deze Xilinx application note .. basisprincipes van setup, houdt
Sorry, maar je moet inloggen om deze gehechtheid

 

[Tomby]

Ik heb geprobeerd te simuleren zonder enige timing beperkingen (geen SDF) en het gaat perfect.Ik heb ook geprobeerd vertragen de enige klok in het systeem en geeft me nog steeds hetzelfde probleem.

Hetzelfde probleem in ISE4.1i werd opgelost met een service pack upgrade, dacht ik misschien is dit hetzelfde probleem in 5.1i?

Bedankt.

Tomby