K
kumar_eee
Guest
Hoe te voorkomen dat de Set-up & Hold Time schendingen ?....
W
wadaye
Guest
Voor de installatie:
1.pijpleiding het ontwerp.
2.OverCostraint wanneer u synthetiseren.
3.Verhoging van het synthetiseren inspanning.
Voor Houden:
1.Plaats buffer.
2.Verhoging van het synthetiseren inspanning.
1.pijpleiding het ontwerp.
2.OverCostraint wanneer u synthetiseren.
3.Verhoging van het synthetiseren inspanning.
Voor Houden:
1.Plaats buffer.
2.Verhoging van het synthetiseren inspanning.
H
hiben
Guest
DataPath fase / klok boom syntesis alle van invloed op de timing pad.het is een grote vraag
C
cheelgo
Guest
in Gate Simulationk, soms zal opduiken $ houden timing schending ik niet precies weten hoe dit soort breedte zal leiden tot echte timing probleem of niet?
Bedankt
cheelgo
Bedankt
cheelgo
N
Nandy
Guest
Tijdens logica opvoeding periode (reset-periode), een partij van hold / setup errers verschijnen.Ze zijn vals alarm.Check timing fouten na resetten.
Uitschakelen timing controleren tussen synchronizers.
Nandy
www.nandigits.com
Netlist Debug / ECO in GUI-modus.
Uitschakelen timing controleren tussen synchronizers.
Nandy
www.nandigits.com
Netlist Debug / ECO in GUI-modus.
K
kalm
Guest
doen gedetailleerd tijdschema probleem in het proces van de synthese.
Houd vailation niet kan worden voorkomen dat volledig in de front-end design.handvat in lay-out ontwerpen.
Houd vailation niet kan worden voorkomen dat volledig in de front-end design.handvat in lay-out ontwerpen.
G
Goodman
Guest
Nandy schreef:
Tijdens logica opvoeding periode (reset-periode), een partij van hold / setup errers verschijnen.
Ze zijn vals alarm.
Check timing fouten na resetten.
Uitschakelen timing controleren tussen synchronizers.Nandy
www.nandigits.com
Netlist Debug / ECO in GUI-modus.
Tijdens logica opvoeding periode (reset-periode), een partij van hold / setup errers verschijnen.
Ze zijn vals alarm.
Check timing fouten na resetten.
Uitschakelen timing controleren tussen synchronizers.Nandy
www.nandigits.com
Netlist Debug / ECO in GUI-modus.
N
Nandy
Guest
Sommige modellen hebben omgekeerde rand flipflops of hang tussen twee fasen te vermijden houd tijd.Het bespaart een hoop buffers ingevoegd bij lay-out tool.
Nandy
www.nandigits.com
Netlist Debug / ECO in GUI-modus.
Nandy
www.nandigits.com
Netlist Debug / ECO in GUI-modus.
A
anan_tv
Guest
haiii,
Ik heb een aantal ideeën op dit punt.
het Setup-tijd marge
Tclk - (Tclk-q combn T T clkskew) - T-su> = 0Houd de tijd marge:Tclk-q T combn - T clkskew - T wacht> = 0Als zowel de marges zijn niet tevreden (bijv. zij-ve), dan wordt de setup-tijd en houd tijd schendingen optreedt.
Citaat:
Vanwege Setup tijd schending ==> Vorige cyclus gegevens zullen worden bemonsterdVanwege Houd tijd schending ==> Volgende cyclus gegevens zullen worden bemonsterd
Ik heb een aantal ideeën op dit punt.
het Setup-tijd marge
Tclk - (Tclk-q combn T T clkskew) - T-su> = 0Houd de tijd marge:Tclk-q T combn - T clkskew - T wacht> = 0Als zowel de marges zijn niet tevreden (bijv. zij-ve), dan wordt de setup-tijd en houd tijd schendingen optreedt.Citaat:
Vanwege Setup tijd schending ==> Vorige cyclus gegevens zullen worden bemonsterdVanwege Houd tijd schending ==> Volgende cyclus gegevens zullen worden bemonsterd
C
cheelgo
Guest
Hallo Nandy, kan je me helpen om te verduidelijken welke soort van timing strijd is met $, ik heb geen idee.dank u allen.
cheelgo
cheelgo
D
dpk_tottempudi
Guest
Om de setup en houd de schendingen aproach is gebaseerd op de methodologie u braaklegging.Als je aan het doen zijn aangepaste ontwerp, wij cann't volledig afhankelijk van synthese tool ..
afhankelijk van de code, voor ex indien het complexe zaak verklaringen beter te behandelen handmatig.manueel ontwerp neemt minder aantal stadia dan dat we normaal krijgen van synthese tool.we kunnen gebruiken espresso instrument en voor het verkrijgen van Pla vorm befor doen handleiding ontwerpen ....nog veel opties zijn er afhankelijk van in welk geval wij hebben NEGITIVE flanellen broek.
we kunnen gebruiken plaatsing wijzigingen vast te stellen setup schendingen.
gebruik complexe poorten aoai, oaoi, AOI, OAI enz. ..
signaal transities voor de signalen die in kritieke paden moeten zo min mogelijk te maken.
Niet blindelings de cel grootte om te voldoen aan de timing, omdat zelfregulering laden komt in beeld.optimaal gebruik van elektrische fanout (wireload poort belasting) van 4,5Houd issuses ..gebruik vertraging cellen, maken gebruik van de klok wringt, gebruik min middelgrote poorten in het bezit paden ..
Ik zal proberen antwoord te geven op meer indien u precies vertellen op welke env u wilt vastleggen paden
afhankelijk van de code, voor ex indien het complexe zaak verklaringen beter te behandelen handmatig.manueel ontwerp neemt minder aantal stadia dan dat we normaal krijgen van synthese tool.we kunnen gebruiken espresso instrument en voor het verkrijgen van Pla vorm befor doen handleiding ontwerpen ....nog veel opties zijn er afhankelijk van in welk geval wij hebben NEGITIVE flanellen broek.
we kunnen gebruiken plaatsing wijzigingen vast te stellen setup schendingen.
gebruik complexe poorten aoai, oaoi, AOI, OAI enz. ..
signaal transities voor de signalen die in kritieke paden moeten zo min mogelijk te maken.
Niet blindelings de cel grootte om te voldoen aan de timing, omdat zelfregulering laden komt in beeld.optimaal gebruik van elektrische fanout (wireload poort belasting) van 4,5Houd issuses ..gebruik vertraging cellen, maken gebruik van de klok wringt, gebruik min middelgrote poorten in het bezit paden ..
Ik zal proberen antwoord te geven op meer indien u precies vertellen op welke env u wilt vastleggen paden
N
Nandy
Guest
Goodman schreef:Nandy schreef:
Tijdens logica opvoeding periode (reset-periode), een partij van hold / setup errers verschijnen.
Ze zijn vals alarm.
Check timing fouten na resetten.
Uitschakelen timing controleren tussen synchronizers.Nandy
www.nandigits.com
Netlist Debug / ECO in GUI-modus.
Tijdens logica opvoeding periode (reset-periode), een partij van hold / setup errers verschijnen.
Ze zijn vals alarm.
Check timing fouten na resetten.
Uitschakelen timing controleren tussen synchronizers.Nandy
www.nandigits.com
Netlist Debug / ECO in GUI-modus.
H
hawkbw
Guest
We zullen nu overzicht van de timing voor rand-getriggerde sequentiële
schakelingen, die bestaan uit combinatievormen blokken die liggen tussen de D-Flip-Flops.
De fundamentele parameters geassocieerd met een flip-flop kan als volgt worden samengevat:
Het invoeren van gegevens van het kadaster, algemeen bekend als de D-ingang, moet
ontvangen van binnenkomende gegevens op een moment dat ten minste eenheden vóór het begin
van de vergrendelingsfunctie rand van de klok.De gegevens zullen dan beschikbaar zijn op de
uitgang knoop, Q, na de vergrendelingsfunctie rand.De hoeveelheid, wordt verwezen naar
als de setup tijd van de flip-flop.
De input, D, moeten worden bewaard stabiel voor een tijd van eenheden, waar is
Houd wel de tijd, zodat de gegevens kunnen worden opgeslagen, juist in de
flip-flop.
Elke vergrendeling heeft een vertraging tussen het moment waarop de gegevens en de klok zijn zowel beschikbaar
bij de ingang, en het tijdstip waarop het is vergrendeld, dit is bedoeld als de clockto -
Q vertraging,
In de rand-getriggerde scenario, laten we twee Ffr s en aangesloten
alleen door zuiver combinatievormen paden.Over al deze paden laat de grootste
vertraging van Ffr Ffr worden en de kleinste vertraging worden daarom
voor een pad met vertraging moet worden waar dat
136 TIJDSCHEMA
Duiden we de setup tijd, houdt u de tijd en de maximale en minimale
klok-to-Q vertraging van willekeurige FF als en en respectievelijk.
Voor een negatieve kant-getriggerde register, de setup en houd tijd eisen
worden geïllustreerd in figuur 7.3.De klok is een periodieke golfvorm dat herhalingen
na elke P eenheden van tijd, de klok of de cyclus tijd.
De gegevens zijn beschikbaar bij de lancering van FF, nadat de klok-to-q vertraging, en
zal komen op de vergrendelingsfunctie FF, op een tijdstip niet later dan voor de juiste
kloksnelheid, de gegevens noodzakelijk is aankomen een setup tijd voordat de vergrendelingsfunctie rand van
de klok op Ffr zoals weergegeven in figuur 7.3, dat wil zeggen, op een tijdstip niet later dan
Dit leidt tot de volgende beperking:
Voor de hand liggende redenen, dat deze beperking wordt vaak genoemd als de setup tijd beperking.
Aangezien deze eis plaatst een bovengrens aan de vertraging van een
combinatievormen pad, dit wordt ook wel de lange weg beperking.Een derde naam
Dit is toe te schrijven aan het nul-kloksnelheid beperking, omdat de gegevens niet
aankomen in de tijd te worden vergrendeld tijdens de volgende periode als de klok combinatievormen vertraging
niet aan deze beperking.
De gegevens moeten stabiel gedurende een interval dat is minstens zo lang als het ruim
tijd na de klok rand, als het op correcte wijze worden opgevangen door de FF.Dus,
Het is van essentieel belang om ervoor te zorgen dat de nieuwe gegevens niet aankomen op Ffr voordat de tijd
Sinds de eerste keer dat de inkomende gegevens kunnen komen is
Dit geeft ons de volgende keer houd beperking:
Aangezien deze beperking stelt een ondergrens voor de combinatievormen vertraging op een pad,
Het is bedoeld als een korte pad beperking.Als deze beperking is geschonden, dan
de gegevens in de huidige klokcyclus is beschadigd door de gegevens uit de volgende.
klokcyclus; als resultaat, gegevens is vergrendeld tweemaal in plaats van eenmaal in een klokcyclus,
en dus is het ook wel de dubbele kloksnelheid beperking.Merk op dat indien de
minimum-klok-to-Q vertraging Ffr groter is dan het ruim tijd Ffr dwz
(deze voorwaarde is niet altijd het geval in de praktijk), dan is de rechter hand
kant van de beperking is negatief.In dit geval, omdat de korte weg
beperking is altijd tevreden.
schakelingen, die bestaan uit combinatievormen blokken die liggen tussen de D-Flip-Flops.
De fundamentele parameters geassocieerd met een flip-flop kan als volgt worden samengevat:
Het invoeren van gegevens van het kadaster, algemeen bekend als de D-ingang, moet
ontvangen van binnenkomende gegevens op een moment dat ten minste eenheden vóór het begin
van de vergrendelingsfunctie rand van de klok.De gegevens zullen dan beschikbaar zijn op de
uitgang knoop, Q, na de vergrendelingsfunctie rand.De hoeveelheid, wordt verwezen naar
als de setup tijd van de flip-flop.
De input, D, moeten worden bewaard stabiel voor een tijd van eenheden, waar is
Houd wel de tijd, zodat de gegevens kunnen worden opgeslagen, juist in de
flip-flop.
Elke vergrendeling heeft een vertraging tussen het moment waarop de gegevens en de klok zijn zowel beschikbaar
bij de ingang, en het tijdstip waarop het is vergrendeld, dit is bedoeld als de clockto -
Q vertraging,
In de rand-getriggerde scenario, laten we twee Ffr s en aangesloten
alleen door zuiver combinatievormen paden.Over al deze paden laat de grootste
vertraging van Ffr Ffr worden en de kleinste vertraging worden daarom
voor een pad met vertraging moet worden waar dat
136 TIJDSCHEMA
Duiden we de setup tijd, houdt u de tijd en de maximale en minimale
klok-to-Q vertraging van willekeurige FF als en en respectievelijk.
Voor een negatieve kant-getriggerde register, de setup en houd tijd eisen
worden geïllustreerd in figuur 7.3.De klok is een periodieke golfvorm dat herhalingen
na elke P eenheden van tijd, de klok of de cyclus tijd.
De gegevens zijn beschikbaar bij de lancering van FF, nadat de klok-to-q vertraging, en
zal komen op de vergrendelingsfunctie FF, op een tijdstip niet later dan voor de juiste
kloksnelheid, de gegevens noodzakelijk is aankomen een setup tijd voordat de vergrendelingsfunctie rand van
de klok op Ffr zoals weergegeven in figuur 7.3, dat wil zeggen, op een tijdstip niet later dan
Dit leidt tot de volgende beperking:
Voor de hand liggende redenen, dat deze beperking wordt vaak genoemd als de setup tijd beperking.
Aangezien deze eis plaatst een bovengrens aan de vertraging van een
combinatievormen pad, dit wordt ook wel de lange weg beperking.Een derde naam
Dit is toe te schrijven aan het nul-kloksnelheid beperking, omdat de gegevens niet
aankomen in de tijd te worden vergrendeld tijdens de volgende periode als de klok combinatievormen vertraging
niet aan deze beperking.
De gegevens moeten stabiel gedurende een interval dat is minstens zo lang als het ruim
tijd na de klok rand, als het op correcte wijze worden opgevangen door de FF.Dus,
Het is van essentieel belang om ervoor te zorgen dat de nieuwe gegevens niet aankomen op Ffr voordat de tijd
Sinds de eerste keer dat de inkomende gegevens kunnen komen is
Dit geeft ons de volgende keer houd beperking:
Aangezien deze beperking stelt een ondergrens voor de combinatievormen vertraging op een pad,
Het is bedoeld als een korte pad beperking.Als deze beperking is geschonden, dan
de gegevens in de huidige klokcyclus is beschadigd door de gegevens uit de volgende.
klokcyclus; als resultaat, gegevens is vergrendeld tweemaal in plaats van eenmaal in een klokcyclus,
en dus is het ook wel de dubbele kloksnelheid beperking.Merk op dat indien de
minimum-klok-to-Q vertraging Ffr groter is dan het ruim tijd Ffr dwz
(deze voorwaarde is niet altijd het geval in de praktijk), dan is de rechter hand
kant van de beperking is negatief.In dit geval, omdat de korte weg
beperking is altijd tevreden.
Y
yuenkit
Guest
voor setup controleren, overconstraint ur design een beetje
bijvoorbeeld de spec voor de klok is 10ns, u instellen als 8ns.
houden voor controle, vraag ur achterkant ppl te doen ruwe P & R, en weer terug in het ontwerp met de timing voor u.Toegevoegd na 4 minuten:synthese instrument niet weet hoe uw ontwerp is doorgestuurd.wat zij kan doen is JST doen een timing schatting.
ja, het cannt echt fix het ruim tijd schending JST maar gebruik te maken van de waarde schatten.de beste manier is om de plaats
en route vent om de oorspronkelijke route, n paspoort terug naar u, dus u krijgt een meer nauwkeurige timing info.
bijvoorbeeld de spec voor de klok is 10ns, u instellen als 8ns.
houden voor controle, vraag ur achterkant ppl te doen ruwe P & R, en weer terug in het ontwerp met de timing voor u.Toegevoegd na 4 minuten:synthese instrument niet weet hoe uw ontwerp is doorgestuurd.wat zij kan doen is JST doen een timing schatting.
ja, het cannt echt fix het ruim tijd schending JST maar gebruik te maken van de waarde schatten.de beste manier is om de plaats
en route vent om de oorspronkelijke route, n paspoort terug naar u, dus u krijgt een meer nauwkeurige timing info.
K
kalm
Guest
Set-up voor schendingen, gebruik dc en pt om het op te lossen.
voor Hold Time schendingen, gebruik astro of appollo
voor Hold Time schendingen, gebruik astro of appollo
F
foster_cn
Guest
lossen opzetten schending eerst met pt, vervolgens weg houden overtreding op schema met astro ro appollo.