C
carrie
Guest
Onze SOC is ingebed een ARM processor.Het is vreemd dat de reset-signaal van SRAM controleur moet worden gesteld voor de-CPU reset, of het systeem kan niet opstarten.Weet iemand de reden?Thanks in advance.
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
F
farmerwang
Guest
Uw beschrijving van het probleem is te simpel, kunt u de volgende items?
1.Heeft u implementeren remap in uw SoC?
2.Wat is de opstart volgorde?Heeft u toewijzen voldoende tijd voor de SDRAM controller apparaat initialisatie doen?
3.Heeft uw boot code controleren de MC voordat er naar SDRAM adres?
1.Heeft u implementeren remap in uw SoC?
2.Wat is de opstart volgorde?Heeft u toewijzen voldoende tijd voor de SDRAM controller apparaat initialisatie doen?
3.Heeft uw boot code controleren de MC voordat er naar SDRAM adres?
I
IanP
Guest
Gebruik de juiste reset IC dat geeft je schone 50-500ns reset puls (DS1232, ... velen van hen op de markt).
Zei u SDRAM of SRAM?
Voor SRAM is er extra toezicht IC, zoals DS1210, die zal zorgen voor de CS lijn tijdens reset tijd.
Zei u SDRAM of SRAM?
Voor SRAM is er extra toezicht IC, zoals DS1210, die zal zorgen voor de CS lijn tijdens reset tijd.
C
carrie
Guest
Bedankt voor farmerwang en IanP's vriendelijk antwoord.
We implementeren remap in onze SOC.De flitser is opnieuw toegewezen aan 0x0 bij opstarten aan te pakken.
Dan is de remap wordt gewist, en SDRAM is geïnitialiseerd.Daarna beweegt de processor code van flash tot SDRAM, en voert code uit SDRAM later.
Om farmerwang, want ik ben niet bekend met SDRAM, Kunt u mij vertellen wat betekent 'stand MC' voor, en wanneer moet ik toewijzen tijd voor SDRAM apparaat initialisatie?
Om IanP, Heeft u betekent de reset IC zullen verschillende reset puls voor processor en SDRAM geven?In ons ontwerp is er een reset generatie blok, waarvan de vrijgave SDRAM controller reset signaal eerder dan verwerker in de normale modus.maar in de reset-bypass-modus, de twee de-reset worden verklaard op dezelfde tijd, dus veroorzaakt fout.
We implementeren remap in onze SOC.De flitser is opnieuw toegewezen aan 0x0 bij opstarten aan te pakken.
Dan is de remap wordt gewist, en SDRAM is geïnitialiseerd.Daarna beweegt de processor code van flash tot SDRAM, en voert code uit SDRAM later.
Om farmerwang, want ik ben niet bekend met SDRAM, Kunt u mij vertellen wat betekent 'stand MC' voor, en wanneer moet ik toewijzen tijd voor SDRAM apparaat initialisatie?
Om IanP, Heeft u betekent de reset IC zullen verschillende reset puls voor processor en SDRAM geven?In ons ontwerp is er een reset generatie blok, waarvan de vrijgave SDRAM controller reset signaal eerder dan verwerker in de normale modus.maar in de reset-bypass-modus, de twee de-reset worden verklaard op dezelfde tijd, dus veroorzaakt fout.
I
IanP
Guest
In mijn post was er natuurlijk typefout: het was niet ns, maar ms.
Backt op uw vraag: nee, zal deze IC geeft u een schone impuls op power-up en als spanning daalt onder / en komt terug boven de geselecteerde drempel.
Vanaf hier kunt u 1 / 2 74123 te resetten signaal behouden voor een andere mseconds en deze kan worden gebruikt voor de CPU reset ..
Backt op uw vraag: nee, zal deze IC geeft u een schone impuls op power-up en als spanning daalt onder / en komt terug boven de geselecteerde drempel.
Vanaf hier kunt u 1 / 2 74123 te resetten signaal behouden voor een andere mseconds en deze kan worden gebruikt voor de CPU reset ..
C
carrie
Guest
Mijn maneger zei de reset-bypass-modus wordt alleen gebruikt voor interne debug, en de fout wordt veroorzaakt door onze SDRAM simulatiemodel, zodat het kan worden genegeerd in het echte applicatie.
Dit onderwerp is gesloten.
Dit onderwerp is gesloten.
T
tom123
Guest
De reden is misschien dat de CPU SRAM zal toegang na reset,
dus SRAM reset buste worden gesteld voor de-reset CPU's is de-beweerd.carrie wrote:
Onze SOC is ingebed een ARM processor.
Het is vreemd dat de reset-signaal van SRAM controleur moet worden gesteld voor de-CPU reset, of het systeem kan niet opstarten.
Weet iemand de reden?
Alvast bedankt.
dus SRAM reset buste worden gesteld voor de-reset CPU's is de-beweerd.carrie wrote:
Onze SOC is ingebed een ARM processor.
Het is vreemd dat de reset-signaal van SRAM controleur moet worden gesteld voor de-CPU reset, of het systeem kan niet opstarten.
Weet iemand de reden?
Alvast bedankt.