sdf annotatie simulatie vraag

[elvishbow_zhl]

HI, al na mijn synthese, er zijn geen timing overtredingen in het ontwerp. Dan krijg ik sdf-bestand en het gebruik van sdf_annotate () in netlist simulatie met behulp van ncverilog. Als het ontwerp heeft geen sdf terug annotatie, de simulatie resultaat juist is anders als ik sdf_annotate toe te voegen met sdf-bestand, het resultaat is onjuist. Wat moet ik doen de volgende keer? Bedankt ......

 

[rol73]

Uw sdf-bestand is afkomstig van een post-lay-out parasitaire extractie? Het is niet te vreemd om u enkele overtreding in de finale na-layout simulatie: de enige mogelijke tip is om meer robuust mogelijk uw sinthesys proces! Gebruik ooit timing beperkingen ergste dan nodig is: dus je design zal meer robuust!

 

[AlexWan]

In uw pre-simulatie, als je aantekeningen op het SDF-bestand, niet het resultaat niet aan uw RTL simulatie. Uw kunt uw script voor synthese. Misschien is je ontwerp kan niet voldoen aan uw fiets eis.

 

[lailiya]

Vergelijk uw golfvormen voor en na sdf annotatie, besteden meer aandacht aan het ontwerp inition. Misschien reset signaal heeft een probleem.

 

[always@smart]

[Quote = lailiya] Vergelijk je golfvormen voor en na sdf annotatie, besteden meer aandacht aan het ontwerp inition. Misschien reset signaal heeft een probleem. [/quote] --------------------------------------- ------------------------------------ Ik ben het eens met lailiya, soms is het probleem van de asynchrone reset. als de timing probleem gebeuren aan het begin van de simulatie, wijzigt u de reset-timing, waarschijnlijk het zal werken. - Altijd @ slim

 

[sandusty]

Voordat je klaar bent met je ontwerp, moet je naar de gate niveau simulatie gaan met de post lay-out sdf. Natuurlijk zou PT u helpen versnellen van de timing verificatie. Je zou niet meer tijd voor re-synthese al uw design. Moet je proberen de in-place-optimalisatie, eco, buffer lijmen, buffer invoegen, ... eerst.

 

[eexuke]

misschien de synthese tool en de simulatie-instrument ander algoritme te gebruiken om te berekenen timing.So een overtreding is, de andere niet

 

[gerade]

[Quote = elvishbow_zhl] HI, al na mijn synthese, er zijn geen timing overtredingen in het ontwerp. Dan krijg ik sdf-bestand en het gebruik van sdf_annotate () in netlist simulatie met behulp van ncverilog. Als het ontwerp heeft geen sdf terug annotatie, de simulatie resultaat juist is anders als ik sdf_annotate toe te voegen met sdf-bestand, het resultaat is onjuist. Wat moet ik doen de volgende keer? Dankzij ......[/quote] heb je STA? timing te controleren is er meer detail en ik dacht dat als je niet af lay-out, terug annotatie simulatie lijkt niet nodig.

 

[realtek]

Wat bedoel je "het resultaat niet juist is:" Waar je sdf vandaan?? Als uw sdf uit pre-sim (run DC) dan is de sdf is dus wat je wilt je nodig hebt gekregen een post-layout SDF als het post-lay-out SDF en wat je bedoelt is Simulatie Pattern check error Net Trace de golfvorm (poort niveau trace, raden gebruik van Debussy), je moet in staat zijn om timeing schendingen vinden in golfvorm uit te zoeken waarom dit gebeurt, wijzigen RTL of .....

 

[qjlsy]

Meestal zijn de ingangen (netlist & sdf-bestand) van post-simulatie is van de backend layout resultaat. In backend lay-out, zal klok boom en scan logica worden ingevoegd. De lay-out van sdf resultaat is juist. Als gewoon gebruik maken van output van DC, als 1e synthsys wordt geschat (neem wireload bijvoorbeeld), veel informatie is niet correct. In deze situatie, zelfs u dc's timing rapport & PT's timing verslag van vergelijken, zijn ze ook niet helemaal overeen.