schending in VHDL

[mr_byte31]

Hi all
Ik maakte een arrat 16 rij en de grootte van elke rij 8 bit.
Het zal een rom niet een ram, dus ik heb geen lees-signaal in dat blok, zodat ik ze intialize
Ik heb geprobeerd 2 verschillende codes
Citaat:

subtype elementen is std_logic_vector (7 downto 0);

type arr is array (0 tot 15) van de elementen;

signaal Arr_data: arr.: = (x "00" x "00" x "00" x "00" x "00" x "00" x "00" x "00" x "00 "x" 00 "x" 00 "x" 00 "x" 00 "x" 00 "x" 00 "x" 00 ");

 

[FVM]

Ik zie geen probleem met de code.Zij stelt met Altera Quartus.

 

[mr_byte31]

Ik weet dat er geen fout in de code
maar als ik de knop ingedrukt controleren in FPGA Advantage het toont de volgende<img src="http://images.elektroda.net/29_1230648403_thumb.jpg" border="0" alt=""/>

 

[FVM]

Heeft u probeert te verklaren het type rechtstreeks in een stap, zonder de vaststelling van een subtype voordat?
Code:

type arr is array (0 tot 15) van std_logic_vector (7 downto 0);

 

[mr_byte31]

FVM schreef:

Heeft u probeert te verklaren het type rechtstreeks in een stap, zonder de vaststelling van een subtype voordat?Code:

type arr is array (0 tot 15) van std_logic_vector (7 downto 0);

 

[FVM]

Ik zie.Dus ik begrijp niet het probleem.Het
is juridisch VHDL, naar mijn mening.Controleer het gereedschap documentatie voor speciale eisen als versie schakelaars of extra bibliotheken.