Scan optimalisatie: het is tijdens het scannen inbrengen of ....

J

jayTudu

Guest
Hi DFTian,

Ik ben beetje twijfels over de scan-optimalisatie (beperking: vermogen, ruimte), precies wanneer het wordt gedaan, is het inbrengen tijdens het scannen dat wordt gedaan met DFTCompiler of het te maken heeft met Astro (Synopsys scan-tool voor optimalisatie en .... ).Geef uw gezonde antwoord.

Groeten,
JaYN

 
hoi,

my2cents,

het wordt gedaan tijdens de Scan-fase in DFT compiler zelf, zodra je insert_dft opdracht uit te voeren met uw beperkingen te scannen.

myprayers,

chip designmade gemakkelijk

http://www.vlsichipdesign.com

 
hi vcd,

bedankt voor het reageren mij.Ik ben nog niet overtuigd van de scan optimalisatie gedaan door DFT-compiler.Tijdens de compilatie tijd of tijdens een droge laagdikte van inbrengen is er geen informatie over de plaatsing en routering, ik bedoel er is geen manier om de geometrische informatie halen tijdens het scannen inbrengen fase.Als de plaatsing informatie niet bekend is dan is er geen een andere parameter (oppervlakte en klok) te optimaliseren.En deze veronderstelling deed me denken over plaatsing en routering fase als een goede fase voor het gebied en klok optimalisatie.
Ik heb nog niet erg gedetailleerd en praktisch idee.Ik ben gewoon het lezen van de Astro (tool voor plaatsing en routering Synopsys) handleiding voor het feit dat het idee over wat er gebeurt tijdens de plaatsing en routering.
Ik werk op het gebied van DFT scan ontwerp en laag stroomverbruik test babbel.

Bedankt,
Jaynarayan

 
hoi,

Ik hou van de manier waarop je denkt.

ja wat ooit best mogelijke optimalisatie wordt gedaan op DFT compiler en scannen om bestand wordt gegenereerd.
scannen om bestand wordt gegeven als bijdrage aan de plaats en de route tool, die nu op basis van andere fysieke beperkingen zoals u vermeld worden genomen om rekening te houden, en hulpprogramma is scannen herschikking aan de eisen te voldoen.

myprayers,

chip design made easy

http://www.vlsichipdesign.com

 
Hi guy,

De scan optimalisatie doet in Astro.
Je hebt geen fysieke informatie (real rc waarde) hoe optimalisatie te doen.
Voordat CTS, moet u verwijderen scannen keten.
Na CTS, moet u verbinding scannen ketting om de plaatsing optimalisatie te doen.

Met vriendelijke groet,
chyau

 
hoi,
stching scan wordt gedaan op basis van gegeven de beperkingen en de DFT compiler zal doen om het beste te voldoen aan de beperkingen met de ingangen heeft, dan op deze, PNR-instrument zal de herschikking van de cellen scan met in de keten te scannen, in het bijzonder, je zal proberen om de partities nog handhaven.

hi chyau,,
Kunt u mij vertellen plz,, Daarom moeten we het verwijderen van de keten scannen voordat CTS.

 
Hi FRND,
De discussie kreeg interessante vorm.Ik dank u allen voor interessante discussie.Ik ben gewoon nieuwsgierig naar de vraag van Raju aan chyu.Ik zal na de discussie.

Groeten,
JAY

 
Hoi,

Scan keten is losgekoppeld voordat een verandering in positie, zodat de volgorde van de scan flip-flops zal optimaal zijn.
Het is niet alleen omdat het is gedaan voordat CTS - het is omdat hij plaatsing van de wijzigingen die moeten worden gedaan (hier, het is omdat plaatsing optimalisatie geen plaatsing optimalisatie dwz na CTS, dus geen behoefte aan scan-keten te verwijderen en opnieuw aangesloten).

Stel dat je niet los voordat plaatsing veranderingen.Wanneer u wijzigingen in de cel plaatsing te doen, misschien heb je 1 FF scannen op zeggen, uiterst rechts van je ontwerp kern, terwijl de volgende verbinding wordt naar een andere FF scannen op de linkerrand van uw ontwerp kern.En tussen hen zijn vele andere scan FFs die zouden kunnen zijn gebruikt.

Nu kan routing als dit maak je helemaal gek, toch?
Eenvoudiger zou zijn om de route te scannen verbindingen van uiterst rechts, dan naar de FFs scan in het midden, en later op de FF scannen op de linker rand.

Mijn 2 cent waard is.

Met vriendelijke groet.

 
Hi Raju,

Ik bedoel verwijderen scan ketting is alleen te verwijderen net, geen cel voor scannen volgorde.
Het kan voorkomen scannen netto kruis op de chip te brengen over de routing-middelen niet enougth.
Tool afhankelijk van scannen cel plaatsing accurary RC waarde te berekenen om buffer inbrengen decreease.

Met vriendelijke groet,
Chyau

 
Hi FRND Ik heb nog een kleine vraag.
De test patroon (overgang schuld) gegenereerd met behulp van de poort niveau netlist verkregen net na het scannen synthese en het patroon gegenereerd met behulp van de netlist verkregen na astro zal worden dezelfde of ze verschillen.Ik heb niet gedaan een experiment toegevoegd.
Enige ervaring antwoord zal nuttig zijn voor mij om mijn werk snel afmaken.
met Joy
JaYTuDu

 
Hallo Jay,

Toch zal uw postlayout netlist verschillen ten opzichte van de prelayout netlist gevolg van het toevoegen van buffers tijdens CTS, SC volgorde enz..

Dus, het genereren van de patronen opnieuw op de postlayout netlist

Groeten,
Sunil Budumuru
www.asic-dft.com

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top