reset-syn en asyn

[shashi_reddy21]

Wat is het verschil tussen syn gereset en asyreset in Verilog

 

[ankit12345]

Als reset gedaan kan worden op elk gewenst moment onafhankelijk van de klok ... async resetten.
Als u op Reset is afhankelijk van de CLK .... dan zijn sync.
sync reset lijkt datasignaal ...... maar niet als stuursignaal voor synthese tool ........
asyncreset is porne om glitches en kan leiden tot metastabiliteit .....................

http://www.sunburst-design.com/papers/

controleren of de papieren over dit onderwerp ........

 

[vinod_g]

in synchronus reset, reset-signaal is de lezen op de CLK rand, maar in de asynchronuous reset onafhankelijk van de CLK ..........

in verilog wanneer u CLK gereset en schrijf in gevoeligheid lijst wordt asyn reset, alleen CLK betekent reset sync

 

[sivakumar_tumma]

reset sync werkt Wirt betrekking tot de klok, waar, zoals asyn reset werk onafhankelijk van clok ...

in sync reset U kunt de gegevens te bewaren, indien de gegevens kunnen verloren in asyn reset zal reset uitgangen meteen te zien of is het Sved of niet .....