B
Buriedcode
Guest
Hoi,
Ik
ben het schrijven van een multi-level-code (goed, alleen het hoogste niveau en 5 lager zijn) en ik heb een probleem.Allereerst een simpele vraag:
In ABEL (niet geverifieerd of VHDL) kan een interne verbinding worden gemaakt tussen twee lager niveau modules zonder routering via het hoogste niveau?Ik denk dat het de term 'draad' wordt gebruikt in verilog te beschrijven een dergelijke structuur.
By the way, ik weet niet VHDL of Verilog op alle
<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Geschokt" border="0" />De reden dat ik vraag is dat een van mijn lagere-modules is een 8-bit shift register, de parallelle uitgang van die is aangesloten op de "top-level-module en is aangesloten op 8 pin's op de CPLD.Deze 8-bits getal moet worden gelezen door een ander sub-module.U kan zich afvragen wat er mis is met het doen het op deze manier .... nou ...
Kijkend in de beperkingen editor (ik gebruik ISPlever) de 8-bits getal,
de zogeheten "D7 .. d0 'verschijnt 3 keer.Eenmaal voor de Pins (output) en tweemaal als knooppunten (Od7. .. Od0, en Id7 .. Id0).Dit betekent dat deze 8 bits gebruiken 24 macrocellen.<--- 8 teveel
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Huilen of zeer triest" border="0" />
(Ik heb 64 macrocellen in totaal beschikbaar, waarvan 48 worden gebruikt voor andere modules).
Als iemand kan een oplossing bieden voor dit Ik zou zeer dankbaar zijn geweest bugging me een tijdje nu, en ik heb geen idee.
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vraag" border="0" />Ik wil niet hebben om een groter PLD.
Toen ik het ontwerp van het Ik 'aangenomen' dat de 8 bits zou worden toegekend aan pinnen en vervolgens andere modules kunnen lezen uit deze 8 pins
de zin slechts 8 registers worden gebruikt.
Thankyou.
Ik
ben het schrijven van een multi-level-code (goed, alleen het hoogste niveau en 5 lager zijn) en ik heb een probleem.Allereerst een simpele vraag:
In ABEL (niet geverifieerd of VHDL) kan een interne verbinding worden gemaakt tussen twee lager niveau modules zonder routering via het hoogste niveau?Ik denk dat het de term 'draad' wordt gebruikt in verilog te beschrijven een dergelijke structuur.
By the way, ik weet niet VHDL of Verilog op alle
<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Geschokt" border="0" />De reden dat ik vraag is dat een van mijn lagere-modules is een 8-bit shift register, de parallelle uitgang van die is aangesloten op de "top-level-module en is aangesloten op 8 pin's op de CPLD.Deze 8-bits getal moet worden gelezen door een ander sub-module.U kan zich afvragen wat er mis is met het doen het op deze manier .... nou ...
Kijkend in de beperkingen editor (ik gebruik ISPlever) de 8-bits getal,
de zogeheten "D7 .. d0 'verschijnt 3 keer.Eenmaal voor de Pins (output) en tweemaal als knooppunten (Od7. .. Od0, en Id7 .. Id0).Dit betekent dat deze 8 bits gebruiken 24 macrocellen.<--- 8 teveel
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Huilen of zeer triest" border="0" />
(Ik heb 64 macrocellen in totaal beschikbaar, waarvan 48 worden gebruikt voor andere modules).
Als iemand kan een oplossing bieden voor dit Ik zou zeer dankbaar zijn geweest bugging me een tijdje nu, en ik heb geen idee.
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vraag" border="0" />Ik wil niet hebben om een groter PLD.
Toen ik het ontwerp van het Ik 'aangenomen' dat de 8 bits zou worden toegekend aan pinnen en vervolgens andere modules kunnen lezen uit deze 8 pins
de zin slechts 8 registers worden gebruikt.
Thankyou.