Pulse Generator Probleem

[Randen]

Hi all,

Ik ben een newbie in FPGA en Verilog.Ik ben momenteel programmering 2 pulsgeneratoren draaien op hetzelfde moment gebruik van een externe klok.Ik gebruik Cyclone 2 op een DE2 boord.Ik heb geprobeerd om de codes van nul en de simulatie weer precies hetzelfde als wat ik wilde worden.Maar het probleem komt als download ik de codes in de chip, krijg ik niet elke uitgang.Ik gebruik een 10MHz klok.

Mijn codes zoals hieronder:

Code:

module pulgen2 (

reset_clk,

out_clk,

out_clk2,

count_ena,

count_clk

);//----- Input Poorten -----

input reset_clk;

input count_ena;

input count_clk;//----- Output Ports -----

uitgang out_clk;

uitgang out_clk2;/ /-Input Ports Type -

draad reset_clk;

draad count_ena;

draad count_clk;/ /-Output Ports Type -

draad out_clk;

draad out_clk2;//--- Interne registers ---

reg [13:0] count;

reg reset_cnt;

reg temp_out1;

reg temp_out2;/ /-Uitgang toewijzen aan interne register -

toewijzen out_clk = temp_out1;

toewijzen out_clk2 = temp_out2;
//------ Counter ------

altijd @ (posedge count_clk)

if (reset_clk)

beginnen

count <= 0;

eindigenelse if (count> = 10000-1)

beginnen

count <= 0;

eindigenanders

beginnen: COUNT

while (count_clk)

beginnen

count <= count 1;

COUNT uitschakelen;

eindigen

eindigen
/ /-Start en Stop Peulvruchten -

altijd @ (posedge count_clk)

if (reset_clk)

beginnen

temp_out1 <= 0;

temp_out2 <= 0;

eindigenanders als (count_clk)

beginnen

zaak (tellen)

8'h00000000: temp_out1 <= ~ temp_out1;

8'h00000002: temp_out1 <= ~ temp_out1;

8'h0000000F: temp_out2 <= ~ temp_out2;

8'h00000015: temp_out2 <= ~ temp_out2;

ENDCASE

eindigenendmodule