pulse generator in VHDL

[ZeleC]

hallo iedereen links of app merkt kreeg voor het doen van een rand leverde pulsgenerator te worden uitgevoerd in een CPLD
bedankt

 

[brmadhukar]

Hoi,
U kunt asimple deze code te genereren.Maak een uitgang hoog op de klok 'evenement en na een vaste vertraging trek het naar beneden.Dit werkt als een mono opname.
BRM

 

[r_e_m_y]

Hi ZeleC,

Kan je niet hergebruiken dit?
http://www.edaboard.com/viewtopic.php?p=316523<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[ZeleC]

goed r_e_m_y im proberen te zoeken wat een andere code
ook is er een probleem met een dergelijke trigger generator
Stel dat ik een 1 seconde klok
als ik bijvoorbeeld een puls van 2 sec goed zal ik niet krijgen precies 2 sec i will get 2 sec , omdat de trigger puls is tussen
wht ik wil is als het cicuit gewoon trigger om te beginnen met tellen.
Ik hoop dat jullie begrijpen wat ik bedoel.

en hopen een aantal ideeën hebben van je vrienden.
bedankt.