Problemen debugging Stratix FPGA

[mamadlin]

Hi All,

Ik heb een ontwerp dat 4 identieke componenten (voornamelijk 4 poorten Swith van een soort) De FPGA apparaat is Stratix S80.Het ontwerp is niet te groot is minder dan 2% van het apparaat.Ik heb set van FIFO's die zijn toegewezen aan geheugen bits in ook.

Ik heb mijn ontwerp gecontroleerd op Cadence NC-simulator.Maar toen ik zet het op hardware het geeft me raar resultaten!2 poorten werken en het andere niet!Eerst dacht ik dat het probleem is hardware (ik heb RS232-zendontvangers, maar ik omgewisseld de pinnen, nog steeds dezelfde poorten werkten niet, ik dacht dat de pintoewijzing was niet goed => geen geluk!) Toen keek ik naar de code, als ik wijziging van bepaalde niet-verbonden code rond andere havens beginnen te werken en een niet!Ik speelde rond met compilatie opties (voornamelijk verwijderd paar optimalisatie gewoon om het te testen!) En het gedrag veranderde weer (3 poorten werken niet een!)

Ik gebruik qu (at) rtus II V4.2 voor compilatie en synthese.

Enig idee wat zou kunnen worden de bron van deze rare problemen?Ik waardeer alle hulp en / of tips.

Many thanks,

Mo

 

[Willebul]

Hoi

Wat is uw timing beperkingen en wat is de timing analist vertellen u na het compileren.
Klinkt als u werkt in de timing problemen
Kun je uploaden tour routing / timing verslagGroeten
W

 

[mamadlin]

Hi Willebul,

Thanks a lot voor uw antwoord.Ik heb niet het verslag hier (het lab is dicht tot maandag).Maar toen ik keek naar het verslag en ik denk dat het me vertelde dat de langste vertraging 55ns daar heb ik gebruik gemaakt 80MHz klok aan boord, plaatste ik een component (in wezen een teller) te vertragen de klok 10MHz, dus ik vervolgens gebruikt de trage klok te voeden de belangrijkste onderdelen van het ontwerp.Ik weet niet of dit een verstandige manier om met het of niet, of was er andere manieren om te vertragen de klok ...

Op dit punt heb ik geen belangrijke beperking op de timing, 10MHz is meer dan genoeg.Ik zal kijken naar de timing analyse in meer details en gepost hier ook (ook laat het me weten als er een betere manier van vertragen de klok)

Many thanks,

Mo

 

[mamadlin]

Ik controleerde de timing Analyse verslag en er zijn veel waarschuwingen waaruit blijkt dat er sprake is clock skew.Voorbeeld:

Niet operationeel: Clock Skew> Data Vertraging portprocessor: SOUTH_PORT | UART: UART_PORT | rs232_rx: rx_block | rx_state.stopping portprocessor: SOUTH_PORT | async_rx: ASYNC_RECV | async_state.idle clk clk Geen Geen 3,561 ns

In het algemeen kan, wat ik doen bij het oplossen van de klok scheef problemen?

Appreciate any help / tips.

Bedankt.

Mo