probleem synopsys synthese

[Rachel]

Ik schrijf verilog code als volgt:
altijd @ (posedge klok of posedge rst)
if (rst)
reg1 <= 1'b0;
anders
reg1 <= 1'b1;

Synopsys zal synthese dit register met ingang verbonden met VCC, verander ik enkele instelling in. Synopsys_setup, en laat zij een cel tussen VCC met zijn inbreng.Het probleem is ik wil elke register-ingang (beschreven als voorheen) niet worden aangesloten op VCC rechtstreeks en synopsys kan een cel tussen haar en VCC.Ik hoop dat een cel naar een register, maar synopsys zal verbinden alle inputs en slechts een cel tussen hen en VCC.De cel wordt uit een bibliotheek die door fab, kan ik niet veranderen fanout.Kan ik disovle hij door synthese beperking?Kan iemand mij helpen?

 

[cdic]

synthese van het eerste, daarna schreef een script om het te veranderen.hetzij in DC of rechtstreeks wijzigen netlist.stuk van een taart.

 

[Rachel]

cdic schreef:

synthese van het eerste, daarna schreef een script om het te veranderen.
hetzij in DC of rechtstreeks wijzigen netlist.
stuk van een taart.

 

[cdic]

Cellen Maak een cel create_cell
Verwijderen van een cel remove_cell
Netten Maak een netto create_net
Sluit een netto connect_net
Koppel een netto disconnect_net
Verwijder een netto remove_net
Poorten Een poort create_port
Verwijderen van een haven remove_port
Bussen Maak een bus create_bus
Verwijder een bus remove_bus

 

[rakko]

Rachel,
hoe zit het hechten uw cel naar VCC / grond en toewijzen het andere uiteinde van deze cel op uw register in je altijd blok.

voorbeeld:

cel (. Z (wire1),. A (VCC));

altijd .....
if (rst)
reg1 <= 1'b0;
anders
reg1 <= wire1;

 

[rakko]

Schrappen

 

[maniasonic]

moet u niet over een cel die altijd op een logische "1" in uw cel bibliotheek.

 

[schat]

in je altijd blok.

voorbeeld:

cel (. Z (wire1),. A (VCC));

altijd .....
if (rst)
reg1 <= 1'b0;
anders
reg1 <= wire1;