probleem met RESET SIGNAL doorgegeven aan CYPRESS chip van FPGA

[kalyansrinivas]

Hi all,
We hadden een Virtex-4 FPGA en een cipres controller (CY7C68013) op ons bord de reset signaal voor CYPRESS chip komt uit FPGA (Virtex-4).Het probleem waarmee wij worden geconfronteerd, is dat om wat voor reden de reset uit FPGA
doesnt om de cipres chip, maar toen gedwongen buiten de chip is het goed.Heb ik nodig om alle instellingen in Xilinx ISE om de IO gedreven uit FPGA looklike een reset signaal doorgegeven via externe milieu

Dank op voorhand

M Kalyansrinivas

 

[it_boy]

Kan niet begrijpen dat u correct.
maar, heb je gecontroleerd of de resetknop aan de uitgang van de FPGA wordt steeds beweerd?Hebt u gecontroleerd met behulp van een oscilloscoop?
Hoe bent u het genereren van de resetknop in de FPGA?is het voldoen aan de minimale periode die nodig is voor CY7C68013?

 

[kalyansrinivas]

ja op de reset output van FPGA wordt steeds beweerd goed ik heb ingecheckt oscilloscoop door probing de inbreng op cipres reset pin

Ik twijfel weer in te stellen (reset) als PULLUP I / O te lijken op de externe gereset en ook eventuele wijzigingen in kaart eigenschappen die nodig zijn