Probleem met een code voor het toewijzen van RAM-locatie

[anandanips]

de volgende modules is vereist 255 ram locaties van 8 bit wide.i ben het schrijven van code als deze. module xy (x, y, ram), ingang x, y; uitgang [07:00] ram [0:255], reg [07:00] ram [0:255], tot het toekennen van de waarde van de ram locatie Ik schrijf net als ram [0] = data; ram [1] = data; ram [2] = data; ram [3] = data; ram [4] = data;. . . . . . / / Waar gegevens is 8 bit breed. dat de verklaringen zijn exeuting in andere zaak. voor de uitvoer slechts een opdracht verklaring (zoals hierboven) wordt weergegeven. mijn proplem is, ik ben 2 fout in de plaats van de array declattion het krijgen: output [07:00] ram [0:255], reg [07:00] ram [0:255], ja, kan iedereen duidelijk mijn fouten . en zeggen dat de bovenstaande opdracht correct is of niet ook

 

[kalyansrinivas]

Probeer deze module ram_data (output draad [07:00] gegevens, invoeren draad [17:0] adres, ingang draad ce, ingang draad oe, ingang wire wij); reg [07:00] mem [255: 1]; toe te wijzen ? data = ce (? oe (we 10'bz: mem [adres]): 10'bz): 10'bz; eerste beginnen mem [1] = 8'b01000000; / / 64 mem [2] = 8 ' b00111111; / / 63 mem [3] = 8'b00111100; / / 60 mem [4] = 8'b00111000; / / 56 mem [5] = 8'b00110001; / / 49 mem [6] = 8'b00101010; / / 42 mem [7] = 8'b00100001; / / 33 mem [8] = 8'b00010111; / / 23 mem [9] = 8'b00001100; / / 12 mem [10] = 8'b00000010; / / 2. . . . end endmodule

 

[echo47]

Verilog staat niet toe dat het passeren van een register array (zoals 'rammen') door middel van een module-poort. Probeer het passeren van alleen de 8-bits adres en 8-bits data signalen, zoals kalyansrinivas beschreven. Het kan helpen de discussie als je de volledige module in plaats van slechts een paar regels code te tonen. Vraag follow-up vragen in dezelfde discussie, in plaats van het creëren van een nieuwe discussie: http://www.edaboard.com/viewtopic.php?t=301910