Probleem met de segmentatie bij het gebruik van VCS

[shweta_vlsi]

Hallo allemaal, Im met behulp van VCS voor mijn simulatie, toen ik het ontwerp compileren met VCS Het geeft segmentation fault. Im met behulp van VCS2006 in RHEL3. Ik gebruik de commando's $ vcs-debug file.v

 

[bigrice911]

$ Vcs-debug-f file.v als file.v is een Verilog lijst met bestanden, moet je '-f' gebruiken om VCS u wilt in plaats daarvan samen te stellen om het te behandelen als een Verilog bestand te vertellen.

 

[shweta_vlsi]

Hallo bigrice911, thansks voor u antwoord, Im probeert alleen verilog bestand compileren niet de lijst met Verilog-bestanden.

 

[aji_vlsi]

Clear bug in tool, probeer dan hun latere / nieuwste versie. Anders sturen testcase om vcs_support SYNOPS ... Werkt het zonder de-debug vlag? Ajeetha, CVC www.noveldv.com