Probleem in de trapsgewijze verschillende SH stadia in pijplijn ADC

[moisiad]

Hi all Ik heb het ontwerp van de sample & hold fase van een 8-bits ADC pijplijn, die een zeer goed gedrag vertoont. Echter in het geval i cascade verschillende fasen van de ADC de uitgang van elke trap wordt heel slecht (grote pieken geen juiste waarden in sommige gevallen) te realiseren. Ik neem aan dat te wijten is kosten die overgaat van het ene stadium naar het andere, want er is geen een buffer tussen de fasen. Heb elke van u gemerkt zo'n probleem? Heb je iets voor te stellen? Bedankt

 

[sunking]

wordt diffcult zeggen. velen kunnen veroorzaken die: zoals het circuit structuur, PM van opa, simulator settting en ga zo maar door

 

[moisiad]

Hallo sunking Ik moet het ermee eens dat is heel moeilijk om aan te geven wat er mis is, zonder zelfs te hebben gezien het circuit-topologie. Maar wat lijkt het vreemd voor mij is dat zelfs als de opamp is goed ontworpen (PM = 60, gain 70dB, de afwikkeling van de tijd = 14ns) en het monster en houd circuit (van Baker - CMOS Mixed Signal Circuit ontwerp, pp.355) werkt voldoende als het rijdt gewoon een capacitieve belasting (ik heb zelfs in geslaagd om de driehoek Vin-Vout karakteristieke krijgen), als het drijft een SH fase wordt de uitgang is vervormd. Omdat ik geen ervaring in de pijplijn ADC, zou ik het waarderen als iemand ooit komen met een zelfde soort probleem, dat unfortunattely niet geschreven is in boeken of kranten (voor zover ik weet) Dank u voor uw tijd