Post synthese Vs pre-synthese

[oursriharsha]

Hoi allemaal!
Hoe was het weekend ..?

Kunt u uitleggen:

1) wat er precies gebeurt tijdens de pre-synthese simulatie en post synthese simulatie?
(Netlist generatie etc etc is ok, ik moet iets in detail)

2) wat een zorg moeten nemen terwijl codering, zodat de logica / ontwerp werkt hetzelfde wy in beide gevallen van pre-en post-synthese simulaties.?

(Ik heb een probleem met mijn code die werkt vaste presynthesis en na synthese toont geen uitvoer

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Huilen of zeer triest" border="0" />

)IDE: Libero v 8.5 (Actel).
Simulatie tool: Modelsim
synthese tool: Synplify

- Harsha!

 

[shastri.vs]

I dont know about Synplify, maar in Xilinx ISE krijg je een bestand dat de timing informatie opgenomen na na synthese.Deze tijden worden berekend door de synthese tool en hardcaded in het dossier, samen met de functionaliteit.
Men hoeft te simuleren dit voor timing simulatie dwz na synthese simulatie.

Nu, wat de output u krijgt?steeds onbekend waarden of bepaalde waarden die niet verwacht?

 

[oursriharsha]

Ik krijg X s
in plaats van de gegevens ..