Post synthese simulatie

[tariq786]

Hallo vrienden,
Weet iemand hoe post synthese simulatie doen met behulp van modelsim als ik mijn ontwerp gesynthetiseerd met behulp van Synopsys ontwerp compiler.Sinds ik in wezen heb mijn oorspronkelijke RTL ontwerp ingepast ASIC-poorten, ben ik benieuwd hoe deze simulatie doen en wat bestanden (simulatie bibliotheken) zijn er nodig?

alle nuttige tips of links wordt ook gewaardeerd.

ThaksToegevoegd na 39 seconden:Sorry dat ik verkeerd gespeld dankzij

 

[naveenkrishnan]

U hebt de volgende te doen netlist simulatie:

1.Het ontwerp netlist, uit Synopsys ontwerp compiler geschreven in verilog formaat
2.De bibliotheek bestanden voor simulatie.Deze bestanden moeten overeenkomen met de bibliotheek bestanden gebruikt om het ontwerp synthetiseren.

Voer de hierboven uw verilog simulator en je bent op weg naar debugging uw netlist nu.

VLSI besprekingen op http://vlsiforum.com