Post-synthese simulatie fout in modelsim-iteratie limiet.

[Sujatha_11]

Hoi,
Mijn VHDL-code werkt prima als ik een pre-synthese simulatie.Het maakt ook synthetiseren.Maar wanneer ik probeer te simuleren de post-synthese code staat stopcriterium limiet bereikt.vsim 3601 fout.nd vertraging afgekapt.Ik begrijp niet waarom dit gebeurt.Als er een oneindige lus Runnin of nul vertraging poorten mijn pre-synthese code ook moeten werken niet goed?Ik gebruikte modelsim SE versie 6.0 voor het schrijven van de code en simuleren en gesynthetiseerd met behulp van Xilinx ISE web pack.Please help me dit probleem oplossen.Ik heb aan een deadline.
Thanks in advance.

Groeten,
Sujatha.

 

[aji_vlsi]

Sujatha_11 schreef:

Hoi,

Mijn VHDL-code werkt prima als ik een pre-synthese simulatie.
Het maakt ook synthetiseren.
Maar wanneer ik probeer te simuleren de post-synthese code staat stopcriterium limiet bereikt.
vsim 3601 fout.
nd vertraging afgekapt.
Ik begrijp niet waarom dit gebeurt.
Als er een oneindige lus Runnin of nul vertraging poorten mijn pre-synthese code ook moeten werken niet goed?
Ik gebruikte modelsim SE versie 6.0 voor het schrijven van de code en simuleren en gesynthetiseerd met behulp van Xilinx ISE web pack.
Please help me dit probleem oplossen.
Ik heb aan een deadline.

Thanks in advance.Groeten,

Sujatha.

 

[Sujatha_11]

Hi Ajeetha,
Ik ben het niet understadn wat je zegt.Wat is SDF en hoe kan ik genereren of krijgen?Ik ben nieuw voor FPGA / VHDL / Synthese.Dit is mijn eerste project.Please help me.en delay_mode_unit waar is deze beschikbaar?Ik heb na de synthese in ISE webback die gaf me een VHDL bestand na het genereren van de post-sysnthesis simulatiemodel.Laat het me weten.
Thanks & Regards,
Sujatha.

 

[vinodkumar]

Hoi
U hebt tevens de fout nummer als 3601, waarom dont u in het antwoord basis van xilinx.this kan helpen u.if u hebt net uw systeem zal direct aan de wortel ondersteuning.