S
santuvlsi
Guest
Hai vrienden,
Wat wordt bedoeld met
Post simulatie / presimulation
Post layout / pre layout.
Wat wordt bedoeld met
Post simulatie / presimulation
Post layout / pre layout.
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
A
avimit
Guest
pre betekent voor post middelen na.
Ik heb niet gehoord na de simulatie-en pre-simulatie tevoren.Het
doesnt veel zin voor mij.
lay-out pre-en post-indeling wordt verwezen naar netlist dwz pre layout netlist en na opmaak netlist.
pre layout netlist wordt netlist voor de lay-out
na opmaak netlist wordt nelits na de lay-out, die klok boom buffers, houdt buffers, en kan heel anders aan per layout netlist, maar toch is functioneel gelijk aan per layout netlist
KR,
Avi
http://www.vlsiip.com
Ik heb niet gehoord na de simulatie-en pre-simulatie tevoren.Het
doesnt veel zin voor mij.
lay-out pre-en post-indeling wordt verwezen naar netlist dwz pre layout netlist en na opmaak netlist.
pre layout netlist wordt netlist voor de lay-out
na opmaak netlist wordt nelits na de lay-out, die klok boom buffers, houdt buffers, en kan heel anders aan per layout netlist, maar toch is functioneel gelijk aan per layout netlist
KR,
Avi
http://www.vlsiip.com
M
megastar007
Guest
i
didnt gehoord ABT voor en na de simulatie, maar ik denk dat het zou kunnen worden functionele simulatie en simulatie Gatelevel
didnt gehoord ABT voor en na de simulatie, maar ik denk dat het zou kunnen worden functionele simulatie en simulatie Gatelevel
S
santuvlsi
Guest
Beste avmit,
Mooie uitleg, maar een klein ding te worden gewist
pre-indeling is netlist voordat je lay-out hebben gezegd ok
Wat vind u betekenen voor Layout denkt u: de tnetlist
verkregen na floorplanning, parastic winning,
waarom becos we netlist van lay-out wordt verkregen zodra we de lay-out en vervolgens uitgevoerd.
Pls duidelijkToegevoegd na 1 minuten:Beste avmit,
Mooie uitleg, maar een klein ding te worden gewist
pre-indeling is netlist voordat je lay-out hebben gezegd ok
Wat vind u betekenen voor Layout denkt u: de tnetlist
verkregen na floorplanning, parastic winning,
waarom becos we netlist van lay-out wordt verkregen zodra we de lay-out en vervolgens uitgevoerd.
Pls duidelijk
Mooie uitleg, maar een klein ding te worden gewist
pre-indeling is netlist voordat je lay-out hebben gezegd ok
Wat vind u betekenen voor Layout denkt u: de tnetlist
verkregen na floorplanning, parastic winning,
waarom becos we netlist van lay-out wordt verkregen zodra we de lay-out en vervolgens uitgevoerd.
Pls duidelijkToegevoegd na 1 minuten:Beste avmit,
Mooie uitleg, maar een klein ding te worden gewist
pre-indeling is netlist voordat je lay-out hebben gezegd ok
Wat vind u betekenen voor Layout denkt u: de tnetlist
verkregen na floorplanning, parastic winning,
waarom becos we netlist van lay-out wordt verkregen zodra we de lay-out en vervolgens uitgevoerd.
Pls duidelijk
A
anantha_09
Guest
hoi
wij normaal hav
1.simulatie: van unmapped (pre synthese) logica.hier interms ontwerp is van RTL.
2.na synthese simulatie: simulatie van toegewezen ontwerp.dwz poort niveau netto lijst simulatie.dit ook wel pre-indeling simulatie.
3.na opmaak simulatie: simulatie na de backend stappen (grondplan, P & R, layout, klok boom etc etc etc), zoals duidelijk door avimit.
gud luck
Anantha
wij normaal hav
1.simulatie: van unmapped (pre synthese) logica.hier interms ontwerp is van RTL.
2.na synthese simulatie: simulatie van toegewezen ontwerp.dwz poort niveau netto lijst simulatie.dit ook wel pre-indeling simulatie.
3.na opmaak simulatie: simulatie na de backend stappen (grondplan, P & R, layout, klok boom etc etc etc), zoals duidelijk door avimit.
gud luck
Anantha
A
avimit
Guest
Hoi,
Ik heb niet helemaal begrepen wat u na?
Maar ja ik zal uitleggen wat ik bedoel pre-lay-out.
Pre-layout netlist is een netlist die afkomstig is van een synthese-tool, en is voor floorplaning of parasitaire extractie.Het komt recht uit zeggen ontwerp compiler.De input voor floorplanning tool.of in het algemeen is het een input voor de opmaak of de back-end-flow.
Hoop dat het helpt,
KR,
Avi
http://www.vlsiip.com
Ik heb niet helemaal begrepen wat u na?
Maar ja ik zal uitleggen wat ik bedoel pre-lay-out.
Pre-layout netlist is een netlist die afkomstig is van een synthese-tool, en is voor floorplaning of parasitaire extractie.Het komt recht uit zeggen ontwerp compiler.De input voor floorplanning tool.of in het algemeen is het een input voor de opmaak of de back-end-flow.
Hoop dat het helpt,
KR,
Avi
http://www.vlsiip.com
A
anantha_09
Guest
hoi
Ik denk dat u moet gaan door middel van een aantal van de volgende sites ze zijn echt nuttig:
www.asic.co.in
www.asic-world.com
www.vlsiip.com
en doen verwijzen ASIC-chip synthese door Himanshu Bhatnagar (beschikbaar in edaboard)
U krijgt een goede kennis
sante
Anantha
Ik denk dat u moet gaan door middel van een aantal van de volgende sites ze zijn echt nuttig:
www.asic.co.in
www.asic-world.com
www.vlsiip.com
en doen verwijzen ASIC-chip synthese door Himanshu Bhatnagar (beschikbaar in edaboard)
U krijgt een goede kennis
sante
Anantha
S
sarath51
Guest
post lay-out simulatie na plaatsing en route Spef wordt gewonnen voor timing en deze wordt gebruikt met simulatie-instrumenten te doen poort niveau simulaties
V
vlsichipdesigner
Guest
Beste Santu,
mijn 2 cent in deze discussie onderwerp
Waardering voor de bijdrage van avimit.Pre-layout Simulatie:1.RTL Simulatie: Om ervoor te zorgen dat het model werkt voor functionaliteit.
2.Gatelevel Simulatie: Nu RTL is gesynthetiseerd en we hebben gatelevel netlist.
Wij gebruiken deze gatelevel netlist en uitvoeren van simulatie.
Om ervoor te zorgen Functionaliteit en om aan de specifieke Timing Eisen, wij voeren Statische Timing Analyse met de gatelevel netlist.
3.ATPG Simulatie: We nemen ook de Gatelevel Netlist en het uitvoeren van nul vertraging simulatie en uitvoeren ATPG simulaties.
.
Post-layout Simulatie:.
Nu hebben we voeren layout (plaats en route), Nu hebben we een soort van echte fysieke Ontwerp spullen voor ons ontwerp.
Wij voeren de extractie (voor het uitlezen van de Weerstand / Capacitance) waarden van het model in een format dat als Spef (Standaard parasitics Extractie Format).
We gebruiken de Place & Route Verilog Netlist en de extractie Spef bestand in de Static Timing Analyse en het genereren van de SDF (Standard Delay Format) bestand.
1.Dynamische Gatelevel Simulatie: Gebruik de Plaats en Route (verilog netlist) en het SDF-bestand en de test op onze vector Design testbench en ervoor te zorgen dat het model werkt na opmaak.
2.Statische analyse Timing: De plaats en route (verilog netlist) en de Spef bestand en de SDC (ontwerp beperkingen bestand) wordt gebruikt en het uitvoeren van de timing analyse.
3.Power Analyse: Voer de macht simulaties en zorgen voor het ontwerp voldoet aan de macht eisen.
4.Lawaai Analyse: Voer overspraak Noise simultions en zorgen voor het ontwerp is immuun voor lawaai.
...
Om te begrijpen over ASIC Design concepten (STA / SDC / Spef / Plaats en Route ....)
http://www.vlsichipdesign.com/knowledgehome.html
Om inzicht te krijgen in alle Verificatie Methodologies.
http://www.vlsichipdesign.com/asic_verification.html
Prijs de Heer
met vriendelijke groet,
vlsichipdesigner
http://www.vlsichipdesign.com
[leren ASIC-chip ontwerpen voor Vrije]
mijn 2 cent in deze discussie onderwerp
Waardering voor de bijdrage van avimit.Pre-layout Simulatie:1.RTL Simulatie: Om ervoor te zorgen dat het model werkt voor functionaliteit.
2.Gatelevel Simulatie: Nu RTL is gesynthetiseerd en we hebben gatelevel netlist.
Wij gebruiken deze gatelevel netlist en uitvoeren van simulatie.
Om ervoor te zorgen Functionaliteit en om aan de specifieke Timing Eisen, wij voeren Statische Timing Analyse met de gatelevel netlist.
3.ATPG Simulatie: We nemen ook de Gatelevel Netlist en het uitvoeren van nul vertraging simulatie en uitvoeren ATPG simulaties.
.
Post-layout Simulatie:.
Nu hebben we voeren layout (plaats en route), Nu hebben we een soort van echte fysieke Ontwerp spullen voor ons ontwerp.
Wij voeren de extractie (voor het uitlezen van de Weerstand / Capacitance) waarden van het model in een format dat als Spef (Standaard parasitics Extractie Format).
We gebruiken de Place & Route Verilog Netlist en de extractie Spef bestand in de Static Timing Analyse en het genereren van de SDF (Standard Delay Format) bestand.
1.Dynamische Gatelevel Simulatie: Gebruik de Plaats en Route (verilog netlist) en het SDF-bestand en de test op onze vector Design testbench en ervoor te zorgen dat het model werkt na opmaak.
2.Statische analyse Timing: De plaats en route (verilog netlist) en de Spef bestand en de SDC (ontwerp beperkingen bestand) wordt gebruikt en het uitvoeren van de timing analyse.
3.Power Analyse: Voer de macht simulaties en zorgen voor het ontwerp voldoet aan de macht eisen.
4.Lawaai Analyse: Voer overspraak Noise simultions en zorgen voor het ontwerp is immuun voor lawaai.
...
Om te begrijpen over ASIC Design concepten (STA / SDC / Spef / Plaats en Route ....)
http://www.vlsichipdesign.com/knowledgehome.html
Om inzicht te krijgen in alle Verificatie Methodologies.
http://www.vlsichipdesign.com/asic_verification.html
Prijs de Heer
met vriendelijke groet,
vlsichipdesigner
http://www.vlsichipdesign.com
[leren ASIC-chip ontwerpen voor Vrije]