poort niveau simualtion

[abhineet22]

Hoi

wel een wat materiaal op poort niveau simulatie?

of een link waar ik kan verwijzen ..

of als iemand kan uitleggen zou het geweldig.

groeten
Abhineet

 

[pilu.sandeep]

Hi Abhineet,

Gate niveau simulatie is niet veel verschilt van RTL simulatie.Incase van RTL simulatie u de gedragssturing RTL, waar net als in GLS zult hebben om de synthese netlist.En ook wij hebben om de bibliotheek waar alle cel modules zijn gedefinieerd.De simulatie duurt veel langer dan een RTL simulatie.

Volgende als u wilt dat om de vertragingen (. SDF), kunt u dit doen door toevoeging van slechts enkele schakelaars.Voor modelsim - questa, kunt u de schakelopties-sdftyp-sdfmin-sdfmax samen met vlog opdrachtregel voor typische min en max hoeken respectievelijk.En in ncverilog kunt u dit doen door gebruik te maken van de switch-sdf_file en $ sdf_annotator () systeem opdracht.

Hoop dat deze informatie zal nuttig zijn voor je.

Sandeep