Poly laag Route

S

SP24

Guest
Ik gebruik laag poly het aansluiten van twee gates.The afstand tussen de twee poorten is 2 um en ik gebruik het in een NAND-lay-out.Ik werk op 65nm proces.

1.Is het noodzakelijk ter dekking van de poly-routering het aansluiten van de twee poorten met N-implantaat of P-implantaat laag? Bocz Ik heb gerouteerde net als metalen in de psub en geen andere lagen omsluit het.

2.will er eventuele negatieve gevolgen als ik gebruik poly aan te sluiten de poorten?

 
1.No kunt behandelen poly als normale routes, als je een implantaat onder het nors dat zou leiden tot een transistor?

2.Poly is meer weerstandsbelasting dan metaal, maar zijn slechts twee micron I dont denk dat het veel verschil zou maken.

 
Ja, U hebt ter dekking van de poly met ofwel NP of PP laag ..Anders krijg je de DRC schending ..

Poly heeft meer weerstand, zodat de mensen normaal gesproken gewoon liever gebruik poly routering.Maar nog steeds veel mensen (waaronder ikzelf) met behulp van poly routing in Digital
,

@ k_90,De transistor wordt gevormd wanneer truc kruist de OD / Actief Ruimte.

 
Ik krijg niet alle DRC schending van poly behuizing door NI of PI.

In dat geval doet u stel ik wegga poly zoals het is zonder NI of PI behuizing?

 
Absoluut geen noodzaak om met iets ...

Als kamers: probeer op het minimaliseren van de poly-routering lengte ... indien mogelijk, stuur mij de layout pic .....

 
POLY - voor 2um is het prima.
Wat belangrijk is om te weten als het poly met silicide of niet.
Zo ja dan moet je vel R is ongeveer 6-7Ohm/sqare.Zo niet dan zal het dichter bij 30O/sq - daar kunt u zien of het te gebruiken of niet.
Ook Polyfone geven u meer parasitaire capaciteit dan metaal.Dus ja je kan het gebruiken, maar altijd denken en proberen te vermijden.

 
Ik had std cel layout ervaring in mijn vorige bedrijf.STD in de cellen die u niet mag verlaten poly alleen.Poly altijd moeten worden gedekt door een van beide NPlus of PPlus ...Terwijl draait DRC zal de vangst van deze soort schendingen ..

 
zelfs ik had het zelfde probleem bij het werken met TSMC gieterij.maar nu ik doe het voor renesas 65nm tech, hier ben ik niet krijg dit DRC overtreding.

 
hoi
het hangt af van ... gieterij in TSMC u hoeft niet te dekken met een poly implants.make ervoor dat het minder weerstandsbelasting ... dat kan worden mogelijk door het plaatsen van meer contacten in plaats van 2 en voor de poly met metalen 1.

maar nogmaals .. wanneer u naar oter vormgieten ... u moet coverthe poly met implants.other verstandig zal zij u DRC violations.this is met mijn laatste project experience.the implantaat mei p-plus of n-plus.

 
Bedekkings poly met implantaat lagen afhankelijk van de PDK.
Sommige fabs vereisen, anderen niet.
In het algemeen zou ik willen voorstellen om het implantaat door weerstand te verminderen en te vermijden implantaat-niet-implantaat implantaat overgangen die in sommige proces kan verminderen de prestaties.
Proberen te minimaliseren Active Nou overgang naar de ruimte in beide transistoren (NMOs en PBO's) en poly-verbinding korter.
Bovendien, als u beschikt over een hek contact probeert te vermijden om op goed en / of implantaat overgangen ter verbetering van het rendement.

 
u kunt gebruiken als normale poly routing laag ..maar het is meer dan weerstandsbelasting metaal lagen.dus je moet de resitance zal toevoegen aan uw t-circuit

 
Het hangt af van de PDK of u ter dekking van dat poly met NP of PP.
1) Poly routering zal verhoging van de parasitaire dop.
2) zal de weerstand, bcoz is het meer resitive vergeleken met metaal lagen.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top