PLL simulatie; steady-state fase fout

F

fanshuo

Guest
Hallo iedereen
Ik ben bezig met een PLL simulatie in Scilab (vergelijkbaar met Matlab)
Ik voor het eerst bouwde een eerste orde lead-lag filter en de lus vond ik de fase fout als het vergrendeld is ongeveer 5 graden.
Daarna heb ik bouwde een tweede orde filter vertraging leiden door de toevoeging van een andere paal een bestelling hoger dan de frequentie nul in het filter, dan vond ik de steady state fase fout wordt 32 graden.
Ik controleer de open lus overdrachtsfunctie, heeft het genoeg bandbreedte met 60 graden in fase marge.
Ik begrijp niet waarom de fase fout krijg zo large.Anybody heeft een idee?

 
fanshuo wrote:

Hallo iedereen

Ik ben bezig met een PLL simulatie in Scilab (vergelijkbaar met Matlab)

Ik voor het eerst bouwde een eerste orde lead-lag filter en de lus vond ik de fase fout als het vergrendeld is ongeveer 5 graden.

Daarna heb ik bouwde een tweede orde filter vertraging leiden door de toevoeging van een andere paal een bestelling hoger dan de frequentie nul in het filter, dan vond ik de steady state fase fout wordt 32 graden.

Ik controleer de open lus overdrachtsfunctie, heeft het genoeg bandbreedte met 60 graden in fase marge.

Ik begrijp niet waarom de fase fout krijg zo large.Anybody heeft een idee?
 
Hi Jeff,
Bedankt voor uw antwoord.

Nee, eigenlijk ik het model van de PFD als vermenigvuldiger

Ik weet dat de fase fout omgekeerd evenredig is met de DC te krijgen.Ik berekend, en met een frequentie stap als input, de fase fout moet kleiner zijn dan 3 graden.

Ik controleer de open lus overdrachtsfunctie omdat ik soort van verdachte van haar stabiliteit.

 
fanshuo wrote:

Hi Jeff,

Bedankt voor uw antwoord.Nee, eigenlijk ik het model van de PFD als vermenigvuldigerIk weet dat de fase fout omgekeerd evenredig is met de DC te krijgen.
Ik berekend, en met een frequentie stap als input, de fase fout moet kleiner zijn dan 3 graden.Ik controleer de open lus overdrachtsfunctie omdat ik soort van verdachte van haar stabiliteit.
 
Hi fanshuo,

Weet u zeker dat het toevoegen van de tweede pole je niet verlagen van de dc te krijgen van de lus?
Hoe meet je de steady state fase fout?
Groeten

Z

 

Welcome to EDABoard.com

Sponsor

Back
Top