Pletten in de synthese

A

alam.tauqueer

Guest
Kan iemand me vertellen Wat is afvlakking in de synthese?

Groeten
Tauqueer

 
afvlakking is niets anders dan naar beneden naar de hiërarchie, namelijk van top-level naar laatste niveau.
corrigeer me als ik fout ben

thanku

 
hallo

Als ik u goed begrijp ur talking abt platte Desin voor synthese van TNA deel.sinds r Verilog VHDL codering is in de hiërarchie manier te benoemen en er op diffent fasen en als we niet geven zo vlak dan zal er voor de naamgeving botsing met dezelfde naam.dus om te komen over deze,, verklaren wij het zo vlak en dan krijgen we de definitieve lijst net na synthese.

kan ik ongelijk heb laat het me weten

 
Controleer de onderstaande pagina voor flatening details ..http://www.edaboard.com/viewtopic.php?t=262734&highlight=flatZoals ik in de bovenstaande pagina (wrto DC),

Flatening werkt door het omzetten van de combo logica in twee niveau SOP (som-van-product) vorm en het verwijderen van tussentijdse termen.

Hoe set_flatten Worsk in DC:
Product = X * W;
X = Y Z;
wanneer u, set_flatten waar in DC, zal de optimalisatie worden,
product = (Y Z) * W => Y * W Z * W;Flatening is oftenly verward met het verwijderen van de hiërarchie en het maken van het ontwerp plat.Foutjes in het opheffen verwijdert niveaus van de hiërarchie in een ontwerp

 
Dus flatening is in principe netlist genereren door het verwijderen van tussentijdse combo logica en geoptimaliseerd in SOP.
vertel als mijn begrip verkeerd is.

 
Sam raakte het op het hoofd.Synposys gebruikt enkele verwarrende naamgeving, maar afvlakking verandert combinatievormen logica in som-van-producten.Foutjes in het opheffen verwijdert hiërarchie.Beide kunnen verbeteren timing.Afhankelijk van het ontwerp ze kunnen verminderen poort tellen.

 

Welcome to EDABoard.com

Sponsor

Back
Top