plaatsing optimalisatie voor twee PLL modules in een SOC ontwerpen

A

albred

Guest
We hebben twee PLL (TSMC IP) in onze SOC ontwerp.Acordding de toepassing nota, zijn er enkele regels voor de plaatsing een PLL.We willen graag weten dat er een specical tegenprestatie voor de plaatsing van twee PLL.Het zou beter zijn als er enkele praktijkvoorbeelden (lay-out plattegrond).
Dank.

 
voeg bewaker ringen tussen de PLL en digitale kant ...in het algemeen plaats de PLL op de hoek dat gemakkelijk is ..zorgen voor de omschakeling van PLL niet overspraak de digitale kant ..

Groeten
Shankar

 
Hoi,

Waarschijnlijke er PLL heeft al bewaker ring erin, en hoeven dus niet nog een bewaker ring.Door de manier, is het onmogelijk om te waken ring gezet met P & R-instrument, tenzij er een macro voor deze, maar dan eerder dit in de PLL zelf.

Afhangen van hoe u van plan om de PLL gebruiken.Als ze van de onafhankelijkheid van elkaar, dan is er geen additonal beperking.Als u ze gebruiken om de klok invoegen vertraging te annuleren en een PLL is het dubbele van de freq van de ander.dan zijn er genoeg dingen te verzorgen, te veel in detail om op te noemen, en is zeer afhankelijk van het ontwerp!

Groeten,
Eng Han
www.eda-utilities.com

 
Nee we kunnen handmatig toevoegen bewaker ring met Astro-instrument deden we dit voor het laatst chip ...

zijn niet nodig om te waken ring toe te voegen in de analoge blok zelf ..

 
leeenghan wrote:Waarschijnlijke er PLL heeft al bewaker ring erin, en hoeven dus niet nog een bewaker ring.
Door de manier, is het onmogelijk om te waken ring gezet met P & R-instrument, tenzij er een macro voor deze, maar dan eerder dit in de PLL zelf.Afhangen van hoe u van plan om de PLL gebruiken.
Als ze van de onafhankelijkheid van elkaar, dan is er geen additonal beperking.
Als u ze gebruiken om de klok invoegen vertraging te annuleren en een PLL is het dubbele van de freq van de ander.
dan zijn er genoeg dingen te verzorgen, te veel in detail om op te noemen, en is zeer afhankelijk van het ontwerp!

 
Hoi,

Ik denk niet dat de power-up sequenties materie.Je ontwerp is aan te nemen dat de tijd voor de PLL's te blokkeren verschillend zijn, en zelfs de verschillende fasen zijn (zelfs als de input klok zijn hetzelfde).

Wat betreft het toevoegen van bewaker ring aan de PLL, denk ik dat het een taak voor de klant lay-out.Waarom?De kennis te zetten in de wacht ring is niet nodig voor een digitale lay-out ingenieur, maar is op de vingertop van een klant lay-out enginerer.Te zetten de bewaker ring, moet u weten:
1.Hoe ver moet je hoede ring worden verwijderd van de PLL abstract.
2.Zoals de abstracte doorgaans niet vangen nwell, p / n-verspreiding van informatie, moet u de volledige gds om (1) uit te vinden (een andere set van gereedschap hier nodig!)
3.Je moet weten goed spatiëring, diffusie afstand, contact spatiëring.
4.U moet beslissen om enkele bewaker ring of dubbele bewaker ring gebruik
5.U moet beslissen om een rij van contact, of meerdere rij van contact gebruik in de wacht ring
6.De bewaker ring te koppelen aan VDD VSS en rustig.De kracht van het digitale domein mag niet worden gebruikt.Wat gebeurt er als de stille kracht in de PLL niet is ingesteld als een pin?
7.Je kunt niet (of moeilijk) een deel van de top level guard ring samenvoegen (de een hebben we het over) met sub-blok guard ring (die een deel van de sub-blok gurad ring die toevallig ook aan de zijkant van de PLL grens), en daarom is er aanzienlijke ruimte verspilling.
8.Als u Magma of SOC gebruikt, kunt u niet toevoegen bewaker ring.Wat gebeurt er in het midden (of de volgende revsion) van het project moet je instrument wisselen, en opeens vind dat je nu de PLL lay-out met de bewaker ring toe te voegen en vervolgens opnieuw genereren van de LEF.

Groeten,
Eng Han
www.eda-utilities.com

 
Hi leeenghan,
Bedankt voor uw uitvoerige antwoord.
Ik denk dat de bewaker ring ontwerp is buiten mijn baan, en wat ik zijn bezorgdheid over de multi-PLL toepassing als zwarte harde macro, het systeem niveau gehouden (power up sequence) en de plattegrond overweging.

Groeten,
albred

 

Welcome to EDABoard.com

Sponsor

Back
Top