Pins die functioneren als beide ingangen en uitgangen

A

aeneas81

Guest
Dear all,
zou iemand aub me leren hoe te pinnen die kan worden gebruikt als input pin als uitgang van de PIN-code (in VHDL) maken?Ik heb geprobeerd met:
twowayPin: INOUT std_logic_vector (63 Downto 0);

maar wanneer ik dat ik compileren got naar de volgenden waarschuwing:
Waarschuwing: TRI of OPNDRN buffers permanent ingeschakeld

en de standaard signaal is geworden alle zzzzzzzzzzz
Als ik probeer om een gegevensinvoer simuleren, zal een waarschuwing geven dat signaal stelling gebeurt ..

pls help pls help ...hartelijk dank

 
Hallo aeneas81,

neem een kijkje op de volgende code:

ENTITY bidirektional IS
PORT (en_ab, en_ba: IN std_ulogic;
dbus_a: INOUT std_logic_vector (7 Downto 0);
dbus_b: INOUT std_logic_vector (7 Downto 0));
END bidirektional;
ARCHITECTUUR VAN gedragen bidirektional IS
BEGIN
bidir_module: PROCES (en_ab, en_ba, dbus_a, dbus_b)
BEGIN
- Schrijven van haven naar haven een b
IF (en_ab = '1 'AND en_ba = '0') THEN
dbus_b <= dbus_a;
dbus_a <= (OVERIG => 'Z');
- Schrijven van haven naar haven een b
Elsif (en_ab = '0 'AND en_ba = '1') THEN
dbus_a <= dbus_b;
dbus_b <= (OVERIG => 'Z');
- Tristate haven a en b
Elsif (en_ab = '0 'AND en_ba = '0') THEN
dbus_a <= (OVERIG => 'Z');
dbus_b <= (OVERIG => 'Z');
- Beide poorten zijn ingeschakeld
ELSE
dbus_a <= dbus_b;
dbus_b <= dbus_a;
ASSERT FALSE VERSLAG
"Beide Tristate Buffer zijn ingeschakeld!"ZWAARTE NOTE;
END IF;
Proces beëindigen bidir_module;
END gedragen;Dag,
cube007

 
thanks dude, ik probeer op de code.door de manier, wat is een std_ulogic type?

 
Ik heb het antwoord gevonden mezelf.Thanks a lot!De std_ulogic type
Dit type wordt gebruikt om de waarde van een digitaal signaal te vertegenwoordigen in een draad.Voor algemeen gebruik, wilt u waarschijnlijk de std_logic plaats.Een signaal of variabele van dit type kunnen nemen op de volgende waarden:

'U': geïnitialiseerde.Dit signaal is nog niet vastgesteld.
'X': onbekend.Onmogelijk om deze waarde te bepalen / resultaat.
'0 ': Logica 0
'1 ': Logica 1
'Z': hoge impedantie
'W': Zwak signaal, kan niet vertellen of het moet 0 of 1.
'L': Zwak signaal dat waarschijnlijk moeten gaan tot 0
'H': Zwak signaal dat waarschijnlijk moeten gaan naar 1
'-': Niet schelen.
De fundamentele VHDL logische bewerkingen zijn gedefinieerd op dit type: en, NAND, of, noch, XOR, XNOR, niet.Ze kunnen worden gebruikt als de ingebouwde operaties op de bits.

 
kubus, u echt made my day!thank you so much!Uiteindelijk heb ik in geslaagd om een groot probleem op te lossen met mijn ontwerp.Bedankt!n --- zegenen

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />
 
aeneas81 wrote:

kubus, u echt made my day!
thank you so much!
Uiteindelijk heb ik in geslaagd om een groot probleem op te lossen met mijn ontwerp.
Bedankt!
n --- zegenen
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top