S
shobhitk
Guest
Hi Guys Ik gebruik Model sim voor mijn SOC, zo goed als we hebben RTL Simulaties, Worst Case Simulaties en Best Case Gate Simulaties, terwijl het ergste geval simultaion wordt doorgegeven, zonder fouten, maar Best Case toont een aantal missmatches die ** fout bevat: C: / Xilinx / verilog / src / simprims / X_SFF.v (67): $ periode (posedge CLK: 30442079 ps,: 30442886 ps, 1530 ps); # Tijd: 30442886 ps Iteratie: 0 aanleg: / tbTopVerilog_v / uut / \ lbc0 / addr_1 \ # ** Error: C :/ Xilinx / verilog / src / simprims / X_SFF.v (67): $ periode (posedge CLK: 30442079 ps,: 30442886 ps, 1530 ps); # Tijd: 30442886 ps Iteratie: 0 aanleg: / tbTopVerilog_v / uut / \ lbc0/addr_0 \ volgende soort fouten niet iemand tegengekomen die type fout. zo ja dan kunt u mij de weg wijst. Met vriendelijke groet