Parameter (integer) zijn toegewezen bedraden

[bachok83]

is er een manier waarop ik kan waarden ingesteld op draad van de parameter waarde (in verilog)? zeggen in VHDL, kan ik makkelijk conv_std_logic_vector functie. Ik heb geprobeerd het instellen van het meteen, bv. parameter bla = 10; draad [06:01] thewire; toewijzen thewire = bla +5; dat werkt, maar synthesizer klaagt (waarschuwt) bij afgebroken waarde als bla +5 wordt bijgehouden als integer32. Is er een andere manier om dit te doen?

 

[thiagu_comp]

Ik denk dat je de waarschuwing negeren. De lagere bits correct worden toegewezen.

 

[dcreddy1980]

parameter bla = 'd10; draad [06:01] thewire; toewijzen thewire = bla +' d5; De bovenstaande wijzigingen moeten ur warning.Let het me weten als het niet werkt verwijderen

 

[bachok83]

erk, is helaas dat ook niet. door niet werkt, ik bedoel de synthesizer zeurt nog steeds over. Ik zou graag de waarschuwing te negeren, maar ik ben het implementeren van een opzoektabel met behulp geval, waar er 64 gevallen, 64 lijnen van waarschuwingen voor slechts een enkele module. een andere vraag is, als ik bij het gebruik in VHDL, synthesizer zal ze synthetiseren tot een paar grote muxes (dit is een goede), zal echter geval in verilog synthetiseren in vergrendelingen. De reden voor vergrendelingen is verilog wil een variabele type object te zijn aan de linkerkant, reg [05:00] wat, altijd @ (input) geval (input) 4'b0000: sommige = ......... .....

 

[thiagu_comp]

proberen dit uit, parameter bla = 4'b10; / / elke breedte als u wilt beperken tot draad [06:01] thewire; toewijzen thewire = bla +3' b5;