Parallel Serieel

[missbirdie]

Hallo

Ik heb hulp nodig in de volgende parallel naar serieel converter ..Wat is de waarde van de lading moet worden?wordt het als een klok?veroorzaken in alle gevallen probeerde ik de uitgang is alleen het laatste stukje in de shift register ..of is er iets mis met de code???library IEEE;
gebruik IEEE.std_logic_1164.all;
gebruik IEEE.numeric_std.all;

entiteit pts2 is
Port CLK in STD_LOGIC;
parallel_in: in STD_LOGIC_VECTOR (7 Downto 0);
belasting: in STD_LOGIC;
serial_out: out STD_LOGIC);
einde pts2;

architectuur Behavioral van pts2 is

signaal reg: std_logic_vector (7 Downto 0);beginnenproces (CLK)

beginnen

if (clk'event en clk = '1 ') then

if (load = '1 ') then
reg <= parallel;
anders
reg <= reg (6 Downto 0) & '0 ';
end if;

end if;

einde proces

serial_out <= reg (7);

end gedrag;Toegevoegd na 3 uur en 14 minuten:Ik moet echt een heel eenvoudige code ..cause i dunno hoe zal ik het toewijzen van de belasting signaal!

 

[deepu_s_s]

Hoi

Zodra de overdracht is voltooid, moet u instellen ur belasting = 0, dus dan maar de volgende 8 bits zal worden gegeven, anders het andere apparaat zal denken dat de converter is nog steeds bezig.omdat

voor het verkrijgen van de 8 ingangen, duurt het slechts een klokcyclus.Maar voor het verzenden van serieel duurt 8 klok cycli.

Overweeg ur design.In het bovenstaande geval u slechts een 8-bit array de eerste reeks van de input te slaan.In de tweede klok cyclus, de convertor de resultaten van de LSB en in dezelfde klokcyclus, ontvangt tweede reeks van ingangen.Maar u slechts een array.Dus schrijft over die array en alle ur eerste reeks van inputs worden gewist ...

Dit probleem kan zo opgelost worden door het maken van de belasting als InOut.Zodra de seriall conversie is voltooid, duidelijk de lading signaal.Toen het apparaat zal denken dat de converter klaar is voor de volgende reeks ingangen.

Dus in ur ontwerp u veranderen de belasting als InOut.Duidelijke na de seriële gegevensoverdracht is voltooid

Als er een verkeerde gelieve mij te corrigeren.Als dit is handig .......... vergeet niet te klikken op mij geholpen

Thanks and Regards
Deepak

 

[FVM]

Quote:

In de tweede klok cyclus, de convertor de resultaten van de LSB en in dezelfde klokcyclus, ontvangt tweede reeks van ingangen.
Maar u slechts een array.
Dus schrijft over die array en alle ur eerste reeks van inputs worden gewist ...

 

[jigisha]

hey de code voor parellel naar serieel converter wordt gegeven in het boek
digitale ontwerp door
zwolinsky
op pg nr. 182 ongeveer ....
genieten