Over Constraints Hiërarchie

[PeterChow]

Bedankt voor uw aandacht
In ISE kunnen we doen Hierarchy Constraints.yes
maar nu kom ik een probleem, ik wil beperkingen doen om een clcok net zoals dit:

netto sysclk TNM = sysclk;
netto sysclk periode = 100 Mhz;

wanneer zij in de interne VHDL-programma, is het zeer simple.And als het net is vastgesteld in de volgende fase van het programma, ik bedoel het is in een geval met "map van de havens", alleen maar gebruiken als dit: dat is voldoende .

netto d0tx/sysclk TNM = sysclk;
netto d0tx/sysclk periode = 100 Mhz;

maar als mijn top project bestand is Schemetic, de hiërarchie is als dit
top.sch (schemetic, top-niveau)
|
J4control.vhd (met behulp van bijvoorbeeld LVDS: top_4_128_rx map van de havens (...))
|
top_4_128_tx.vhd (het signaal "sysclk" is in deze VHDL-bestand)
|
tx_4_128.vhd (er zijn wat RAM gevallen in dit dossier)

1, wat is de relatie tussen de ucf bestand met op het hoogste niveau en degenen met behulp van in de sub VHDL-modules?
2, in dit voorbeeld moeten, waar ik de beperking voor de netto "sysclk"? Bedoel ik in de top UCF-bestand of in de sub VHDL-modules?
3, In de ucf bestanden, hoe kan ik gebruik maken van de beperking zinnen volgens de hiërarchie?

thanks again!

 

[PeterChow]

iemand mij helpen?

 

[PeterChow]

Ik ben niet duidelijk over dit soort beperkingen.
Elke instantie kan me helpen ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />

 

[BuBEE]

Hi friend
Ik moet je helpen, maar ik weet niet over je probleem

sorry

 

[eziggurat]

gewoon declareren op het hoogste niveau, aangezien het de sys_clk zal Contrain, maar dat als de sys_clk niet krijgt gerouteerd naar een DCM of een buffer, dan zou u hoeft te beperken bij de uitgang.