over CMOS wilde vleugel huidige spiegel fout

[andy2000a]

Hoi
Ik ontwerp een wilde zwaai huidige spiegel ..
(CMOS Circui design & lay-out & simulatie pagina 456 afb.-20,27)
maar deze stroom hebben grote fout, uit Papierwit, ik weet mismatch
in CMOS huidige spiegel, moet ne omvatten Vt, Lamda effect ...
maar usuall 1% fout, maar mijn echte chip is groot dan 3% ..
Ik niet waarom?layout probleem?

sommige ref Peper
op Bestand
Sorry, maar je moet inloggen om deze gehechtheid

 

[andy2000a]

ander papier
Sorry, maar je moet inloggen om deze gehechtheid

 

[andy2000a]

een andere
Sorry, maar je moet inloggen om deze gehechtheid

 

[Humungus]

Lay-out is de meest waarschijnlijke oorzaak.

Ook rekening te houden met maten transistor.Vergeet niet dat alle "delta" worden gedeeld door sqrt (WL) Dus, om de standaardafwijking van elke component (Id en VT), moet u verhogen transistoren maten te verminderen.Een ander punt waarbij ALLE traditionele boeken een fout maakt is over de term (Vg-VT) dat Delta Vt verdeelt Eigenlijk u delta Vt moet vermenigvuldigen met gm / Id.Wat ze zeggen is dat als Vg-Vt verhogingen (gm / Id dalingen), mirror matching is verbeterd.

Dit is volkomen onjuist.Zoals u normaal gesproken Id als een ontwerp beperking, het vergroten gm / Id vergroot transistor grootte, zodat bijpassende daadwerkelijk is verbeterd.

Ik hoop dat je het punt gekregen.

We keep in touch.

 

[andy2000a]

Hoi

als ik weet dat sommige boeken schreef

Io / II = (1 Lamda * Vds2) / (1 Lamda * VDS1)
= 1 ....- 2 * deltaVt / (VGS-VT)
(Ik uploaden model.rar papier zei deze vergelijking ..)

je zegt moet veranderen
-2 * DeltaVt * (VGS-VT)?of je kan mij papier ..
bedankt

 

[Humungus]

deltaVt = sigmaVt / sqrt (WL)

sigmaVt is een constante (op een gegeven temeprature) gegeven door de Fab en hangt af van proces (ets, device type etc)

Aan de andere kant, de term 2.deltaVt / (VGS-VT) inderdaad moet worden (de vergelijkingen te maken aan uw zijde)
gm.deltaVt / Id = gm.sigmaVt / (Id.sqrt (WL))

Bedenk dat gm = DID / dVgs, dus deed / DVT =- gm.Dan
DID / Id =- gmdVt / Id

Aan u om te gaan.

Voor een vaste L (bepaalt Max freq) en vaste Id (je ontwerp voor een vaste stroom), GM / ((Id.sqrt (WL)) neemt toe naarmate VGS-Vt toeneemt. Alle boeken een fout maakt hier. Go to spice , kies dan een model dat het gedrag van de transistor in een continue manier (EKV bijvoorbeeld) en plot gm / ((Id.sqrt (WL)) voor een vaste L en ID (je moet veranderen W beschrijft).

Geloof niet boeken zonder na te denken door uzelf.Alle traditionele boeken werden ontwikkeld in uitvalsbasis om de vergelijking
Id = 0.5.ľ.Cox. (W / L) (VGS-Vt) ^ 2

Deze vergelijking is alleen geldig in sterke invertion.Neem een kijkje op het boek van Tsividis op MOS modelleren om te zien wat ik het over heb.

U moet ook weten dat afhankelijk van de termen "sigma" verstaan willekeurige mismatch.Aan de andere kant, temrs waaronder "lamdas" verstaan systematische mismatch.Heeft u toegang tot boek Sansen op analoog ontwerp?Het is gewoon om te zien wat het willekeurig is en wat systematisch.Dit boek maakt ook de fout deltaVt / (Vg-VT).Voorwaarden afhankelijk van lamdas kan worden verminderd door gebruik te maken cascodes zodat Vds van beide transistoren in een huidige spiegel zijn gelijk.Dan momenteel geen fout te wijten aan vooroordelen gelijkwaardige voorwaarden niet.

Ontwikkeling van de vergelijkingen kunnen worden vervelend, maar geloof me, je indruk maken op uw adviseur.

Vertel me als u verder helpen.

 

[andy2000a]

Humungus wrote:

deltaVt = sigmaVt / sqrt (WL)sigmaVt is een constante (op een gegeven temeprature) gegeven door de Fab en hangt af van proces (ets, device type etc)Aan de andere kant, de term 2.deltaVt / (VGS-VT) inderdaad moet worden (de vergelijkingen te maken aan uw zijde)

gm.deltaVt / Id = gm.sigmaVt / (Id.sqrt (WL))Bedenk dat gm = DID / dVgs, dus deed / DVT =- gm.
Dan

DID / Id =- gmdVt / IdAan u om te gaan.Voor een vaste L (bepaalt Max freq) en vaste Id (je ontwerp voor een vaste stroom), GM / ((Id.sqrt (WL)) neemt toe naarmate VGS-Vt toeneemt. Alle boeken een fout maakt hier. Go to spice , kies dan een model dat het gedrag van de transistor in een continue manier (EKV bijvoorbeeld) en plot gm / ((Id.sqrt (WL)) voor een vaste L en ID (je moet veranderen W beschrijft).Geloof niet boeken zonder na te denken door uzelf.
Alle traditionele boeken werden ontwikkeld in uitvalsbasis om de vergelijking

Id = 0.5.ľ.Cox. (W / L) (VGS-Vt) ^ 2Deze vergelijking is alleen geldig in sterke invertion.
Neem een kijkje op het boek van Tsividis op MOS modelleren om te zien wat ik het over heb.U moet ook weten dat afhankelijk van de termen "sigma" verstaan willekeurige mismatch.
Aan de andere kant, temrs waaronder "lamdas" verstaan systematische mismatch.
Heeft u toegang tot boek Sansen op analoog ontwerp?
Het is gewoon om te zien wat het willekeurig is en wat systematisch.
Dit boek maakt ook de fout deltaVt / (Vg-VT).
Voorwaarden afhankelijk van lamdas kan worden verminderd door gebruik te maken cascodes zodat Vds van beide transistoren in een huidige spiegel zijn gelijk.
Dan momenteel geen fout te wijten aan vooroordelen gelijkwaardige voorwaarden niet.Ontwikkeling van de vergelijkingen kunnen worden vervelend, maar geloof me, je indruk maken op uw adviseur.Vertel me als u verder helpen.

 

[electronrancher]

het zou kunnen zijn verschillende dingen - ik zou zoeken voor een van deze.
minimummaat-apparaten die worden gebruikt voor precisie matching

-matched spiegels lay-out ver van elkaar

-gebruik van zeer lage stromen, zodat het apparaat valt in triode

-mismatch uitgangsimpedantie (referentie spiegel feeds in 100kOhm, maar test spiegel gaat naar een speld die je meten met 10kOhm - Rout van het apparaat weer in verband met eerste paar suggesties

-verschillende signaal paden (eerste spiegel overhandigd uit via 2 NMOS / PBO paren, tweede overhandigd af door middel van 4)

elk van die kunnen worden de verdachte?als het mismatch op een klein project sterven, ik denk dat deze nog groter effect dan diffusie hellingen of maskeren fouten op zo'n kleine sterven.(nou ja, tenzij een poort is horizontaal en de andere heeft poort verticaal) het tweede echelon gevolgen zouden temp hellingen als u een macht apparaat en derde niveau effecten gebruik zou verwerken variatie brengen in werking.voor het grootste deel, ik zie proces variatie veroorzaken trend over het oppervlak van een wafer tot 3%, niet binnen een sterven tot 3%.