Output Vertraging probleem voor 32-bits output ( 50 punten voor sol)

[khamitkar.ravikant]

Beste allemaal
im rekening van de uitvoer van cryptografische systeem in 32-bits fromat en aan het eind door het gebruik van 32-bits register im rekening uitgang.
maar probleem is dat de klok bij elke flip-flop van register bereikt in verschillende tijd dat scheef probleem als gevolg van vertraging en de output varieert van ongeveer 1.5ns en vervolgens stablize.dus wat ik kan doen om te voorkomen dat een dergelijk gedrag in
mijn systeem, dus ik kan de output stabiel.
bijvoegen golfvorm geeft de output varieert naar gelang van de klok
zo kunt u iemand me helpen.
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 

[j_andr]

khamitkar.ravikant schreef:

/.../ probleem is dat de klok bij elke flip-flop van het register

bereikt in verschillende tijd dat is scheef probleem als gevolg van vertraging en

de output varieert voor 1.5ns ongeveer /.../

 

[khamitkar.ravikant]

dank voor antwoord als im werken aan dit probleem zeker im i will get ur oplossing en te helpen is ook de moeite waard dus relpy zodra kreeg oplossing ok
.

 

[BlackOps]

wat u kunt doen is het toevoegen van de eindfase van D slippers, om de registratie van de output signalen.die manier krijgt u al uw gegevens gesynchroniseerd.

geen noodzaak om yourse ISE of iets ...voeg ze in VHDL-code van uw ontwerp.

kunt u gebruik maken van de verklaring en het genereren instantiëren 32 FDR slippers, of u kunt uw eigen D-flip-flop en maken het tot een zekere breedte van signaal zeggen ... 32 ..Vervolgens instantiëren die slippers in de laatste fase van je ontwerp vóór het verzenden van deze signalen op de chip ..

hier is een code voor aanpasbare flip-flop
Code:entiteit dff is

generieke (

breedte: integer: = 32

);

poort (klok: in std_logic;

ckena: in std_logic;

reset: in std_logic;

d: in std_logic_vector (0 tot breedte-1);

q: out std_logic_vector (0 tot breedte-1);

einde dff;architectuur gedrag van dffn is

beginnen

proces (klok, reset)

beginnen

if (reset ='1 '), dan

q <= (others =>'0 ');

clock'event en klok ='1 '

if (ckena ='1 '), dan

q <= d;

end if;

end if;

einde proces;

end gedrag;

 

[Actel_FAE]

Wat vind je van plan bent te doen met het ontwerp?..Heeft u geprobeerd het downloaden van het programma op de raad van bestuur en controle voor de operatie?...

Probeer de gloal middelen .... de lage scheef lijnen!

 

[Asif2008]

oke

 

[khamitkar.ravikant]

Er is aanzienlijke verbetering in de resultaten zoals ik in de ctout in IOB deel en uesd PACE tools om hetzelfde.
de resultaten zijn verbeterd van 1.8ns te 1.0ns dat verbetering van 800ps.en het apparaat gebruik ik deze keer wordt Spartan 3e 1600 fg320-4, zodat indien mogelijk wil ik weet nog hoe kan ik het verbeteren van de prestaties van de output.

 

[galt_roark]

probeer het plaatsen van een "OFFSET NA" uitoefent op de bus

 

[buenos]

de vaststelling van het tijdstip beperkingen zoals eerder gezegd, een normale zaak te doen.met Xilinx is gebeurd in de UCF bestand.Als je niet weet hoe dat te doen, controleer een appnote: http://www.xilinx.com/support/documentation/white_papers/wp331.pdf of http://www.seas.upenn.edu/ ~ milom/cse372- Spring06/xilinx/cgd.pdf

Hoe heeft u aan de pennen op de FPGA?gebaseerd op boord routing?Ik ben niet zeker hoe om te controleren, maar waarschijnlijk op het silicium de remblokjes (chip-to-pakket ballen) bevinden zich in een enkele regel (zoals in een QFT pakket), maar dan is de BGA pakket interne routing mixen ze op.Dus, als haar mogelijk, zou je kunnen maken Shure dat uw D-flipflops van het IO register worden in een lijn en naast elkaar, dus toegewezen aan pinnen met hun die-pinnen in een lijn.dit kan worden veranderd door pin opdracht.dus eerst toewijzen signalen IOBs, dan zullen zij bepalen de pennen te gebruiken.

 

[buenos]

heeft deze hulp nodig?en hoeveel?informeer ons.

 

[barry]

Welk apparaat gebruikt u?Ik
ben ervan uitgaande dat het een Xilinx deel.De Virtex 5 delen (misschien anderen?) Hebben een IODELAY primitieve die kun je toevoegen kleine vertragingen (tientallen picoseconden) aan de uitgang.Dit is een geweldige manier om te gaan met verschillende PCB trace vertragingen.

 

[lucbra]

Als u zich richt op een Spartan3E apparaat.Waarom heb je niet gebruik maken van de floorplanning opgenomen in ISE?

De gecodeerde blok kan worden geplaatst in de buurt van de uitgangen, gebruik beperkingen manager te minimaliseren pin to pin vertraging en klok aan de vertraging.

Als je niet weet hoe dit te verwezenlijken, de handleiding lezen op design planning, floorplanning en beperkingen

Ik
ben er zeker van dat u
zult vinden wat je nodig hebt.

 

[Kurniawan]

zorg, over aarding ur circuit, moet u ervoor zorgen dat de grond signaal 0 V (meestal met behulp van grote kabel / groot gebied), en de tweede is de condensator 100nF aan voeding ( -) en dont vergeet gebruik gestabiliseerde voeding met 7805

 

[huster]

Klok alle output signalen, met behulp van de registers in IOBs

 

[khamitkar.ravikant]

Ik ben erg blij om te vertellen dat ik alles de uitvoering van het systeem zoals
Ik geef de input van gui ontworpen binnen VB op PC
en kit dat de resultaten van encryptie en decryptie en ze weergegeven terug.
Ook edk hulpmiddelen worden gebruikt en microblaze kern wordt gebruikt voor de uitvoering van het ontwerp ook AES als basisvermogen is aan microblaze en hardware ACCL.wordt bereikt.
dank en groeten.

 

[shitansh]

Hi khamitkar.ravikant,

kunt u mij vertellen wat er probleem voor u en wat is de oplossing?

--
Shitansh Vaghela