Oproep Perl in Verilog of SV?

[davyzhu]

Hi all,

Soms wil ik een aantal geavanceerde tekst operatie doen in Verilog of
SystemVerilog testbench.En we weten allemaal dat Verilog en SV is als
C / C en niet erg goed in de tekst te manipuleren.Is er een methode om te bellen Perl routine in Verilog of SV?Pass
argument om Perl routine kan beter.BTW, gebruik ik Cadence NC gereedschappen.Met vriendelijke groet,
Davy

 

[sanjay11]

Hi Davy,

Zoals u weet Perl in `interpretatie` taal en Verilog / SV `compileren` taal.U kunt geen oproepen van perl in Verilog / SV.

Maar je kunt twee dingen doen.
A. Execute 2 processen:
1.Met ncverilog simlations update een "resultaat" bestand met de huidige resultaten.
2.Voer een perl script, die zal werken aan de andere "resultaat" bestand en update `test-vector" bestand voor de simulator.
3.Op deze manier kunt hebben bi-directionele data en controle trnafer.
Ik weet bestand IO's vertraging van het systeem functionaliteit.
Daarvoor joj kunnen gebruiken ' `named pipes" voor data-overdracht.

B. Andere ding:
Hier TCL.Het is een taal als Perl, nc-verlog gebruikt tcl in zijn schelp.Hoop dat dit helpt.

Sanjay