Opeenvolgende uitvoering van de code in het proces (VHDL)

[neocool]

Ik had een vraag over consequitive uitvoering van VHDL verklaringen binnenkant van het proces:
hier is de code:
Code:

RECLOCK_000: proces (ASYNC_RESET, CLK)

beginnen

if (ASYNC_RESET = '1 ') then

BIT_CLK_IN_D <= '0 ';

BIT_CLK_IN_D2 <= '0 ';

BIT_CLK_IN_D3 <= '0 ';

elsif rising_edge (CLK) dan

BIT_CLK_IN_D <= BIT_CLK0, - lijn 1

BIT_CLK_IN_D2 <= BIT_CLK_IN_D; - lijn 2

BIT_CLK_IN_D3 <= BIT_CLK_IN_D2; - lijn 3

end if;

einde proces