norm cel bibliotheek ontwerpen

N

novicevlsi

Guest
Hoi

Ik wil de ontwikkeling van een standaard cel bibliotheek
voor .13u/.09u technologie.

kan iemand me op deze gids.

1) welke hulpmiddelen nodig zijn; Ik heb instrumenten voor
schematische tekening, Spice simulatie, schema, drc / EGW, netlist extractie; alle uit silvaco's iccad suite.

2) leg duidelijk stap voor stap methode om van een standaard cel bibliotheek.bedankt

hoogachting

novice

 
Badanie Cisco ujawnia wzrost zagrożeń dla bezpieczeństwa IT spowodowany "kulturą samozadowolenia" pracowników polskich firm.

Read more...
 
U wilt ontwerpen standaard cel van wat precies?!?!

Let ook op, het
is niet zo eenvoudig werk als gewoon staat stappen voorwaarts te maken dergelijke bibliotheek, je moet robus analoog IC design, VLSI ontwerp, ook, je zou beter gebruik te maken van meer en sterkere simulatro ontwerpinstrumenten plaats Pspice, Cadence ICx is een goed voorbeeld van die instrumenten,

Groeten,
Ahmad,

 
hoi,
het
is een moeilijke taak.
u te bieden vrijheid model, LEF model, simulatie-model, enz.
voor vrijheid model dat u kunt gebruiken cadans signalstorm-LC, voor LEF model, kunt u cadans abstrct, voor simulatie-model, I dont know elke auto EDA-tools.

 
vergeet het maar.je kunt nooit te bouwen op uw eigen.

sommige tools zijn beschikbaar voor cel karakterisering, zoals cadans spanning storm, en synopsys sterren mtb ...

 
Het
is uitvoerbaar, het ding is dat de manier om in aanmerking te komen, zo heb je geen kans om tapeout mee, geen zin om dit te bewerkstelligen.Tenzij je gewoon wilt gaan door de stroom.

 
Het
is echt een moeilijke baan, en het zal worden gewijzigd na een paar keer je tapeout mee.

 
Ik weet synopsys een instrument dat kan uitpakken timing model uit lay-out.
Maar, ik denk dat gereedschap is niet kritisch zijn, het belangrijkste is hoe je kunt controleren of uw bibliotheek.Niet geverifieerd door silicium succes betekent niet te veel.

 
SNPs hebben instrumenten kan het voor u van de specerij niveau,
kijk maar in VERKOCHT

 
Ik denk dat dit werk misschien donw door de gieterij of grote IP-provider, kunt u het doen, maar de zakelijke waarde misschien vaststellend .!!!!

 
Hoi
Ik ben bezig met het creëren van een standaard cel bibliotheek.Ik ben verbonden een conferentie papier gedaan door mij wat de stappen die in het creëren van een standaard cel bibliotheek.

Als u nog vragen mail me pls.
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 
Hi singu31,

Kunt u de bijbehorende scripts gebruikt voor de karakterisering doen?

Met vriendelijke groet,
Jarod

 
Nangate Cell Compiler (http://www.nangate.com/index.php?option=com_content&task=view&id=38&Itemid=5

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Koel" border="0" />==============
Het opstellen van de optimale set van individuele cellen geoptimaliseerd voor een bepaald model of functioneel blok, het doelwit ontwerp is geoptimaliseerd in termen van macht,
de prestaties en het gebied.

Kenmerken:
======
- 1) Rich set CMOS logica cel generatoren met programmeerbare besturing troeven:
- Buffers (omkeren,
zich niet omkeren, klok)
- Boole combinatoriële (AND, OR, NAND, NOR, AOI, OAI, OA, AO, MUX)
- De gebruiker gedefinieerd complexe gate gebaseerd op vergelijking met woordenlijst
- Rekenkundige (XOR, XNOR, full-adder, half-adder)
- Sequentiële (lat, klok-gater, D-flip/flop met een optionele combinatie van scannen, set en reset)
- Diverse (stropdas cellen, vulmiddel cellen, antenne)
- 2) Volledig geautomatiseerde opmaak topologie generatie met behulp van geavanceerde genetische optimalisatie algoritmen die minimaliseren cel en parasitaire effecten.Optimalisering van strategieën omvatten:
- Optimale cel input sequencing
- Optimale verspreiding strip layout
- 3) Transistor netlist synthese met built-in transistor Sorteringsvoorschriften algoritmen en keuzehefboom opties
- 4) de gebruiker definieerbare topologie generatoren met ondersteuning van geavanceerde parameters instellen in de lay-out primitieven:
- Contact en contact arrays
- Single, L-vormige en gevouwen transistor configuraties
- 5) Advanced propriëtaire verdichting motor
- Adaptieve topology-driven verdichting strategieën
- Volledig ontwerp regel ondersteuning voor geavanceerde CMOS-processen
- 6) Circuit en layout verificatie
- Built-in formele verificatie van de route en de lay-out
versus specificatie
-------------------------------------------------- -------------------------------------------

-------------------------------------------------- -------------------------------------------
Nangate Cell Characterizer (http://www.nangate.com/index.php?option=com_content&task=view&id=36&Itemid=56)

Kenmerken:
======
- 1) Spice simulaties via Nangate Library Manager controles
- 2) Built-in-extractie
- 3) Automatische Spice dek generatie
- Built-in Spice simulator als interface met
de klant de industrie-standaard Spice simulatoren
- Ondersteuning van de resultaten correlatie rapportage
- 4) Nauwkeurige input state-afhankelijke karakterisering van cel parameters als functie van de cel belasting en input overgang tijd:
- Timing: propagatie vertraging, output overgang tijd, setup / wachtstand, herstel, pulsbreedte, geen verandering tijd
- Vermogen: cel interne statische en dynamische kracht
- Input capacitieve
-5) Gebruikt nonlinear apparaat model voor vertraging en interne machtsstrijd modellen met behulp van twee-dimensionale opzoektabellen
-6) Built-in uitgebreide stimulans,
de resultaten en het model validatie
-7) Gedeelde database model met Nangate Library Manager en Nangate Cell Compiler tools voor naadloze interface
--

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Koel" border="0" />

Alternatieve input-formaat opties omvatten GDSII of Spice circuit netlists
-9) Flexibele gegevensblad generator
- 10) Intuïtieve GUI met wizard en uitgebreide configuratie opties voor karakterisering parameters evenals grafische vooruitgang toezicht
- 11) Volledige batch mode ondersteuning

 
joe2moon schreef:

Nangate Cell Compiler (h ** p: / / www.nangate.com/index.php?option=com_content&task=view&id=38&Itemid=5
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Koel" border="0" />
==============

Het opstellen van de optimale set van individuele cellen geoptimaliseerd voor een bepaald model of functioneel blok, het doelwit ontwerp is geoptimaliseerd in termen van macht, de prestaties en het gebied.Kenmerken:

======

- 1) Rich set CMOS logica cel generatoren met programmeerbare besturing troeven:

- Buffers (omkeren, zich niet omkeren, klok)

- Boole combinatoriële (AND, OR, NAND, NOR, AOI, OAI, OA, AO, MUX)

- De gebruiker gedefinieerd complexe gate gebaseerd op vergelijking met woordenlijst

- Rekenkundige (XOR, XNOR, full-adder, half-adder)

- Sequentiële (lat, klok-gater, D-flip/flop met een optionele combinatie van scannen, set en reset)

- Diverse (stropdas cellen, vulmiddel cellen, antenne)

- 2) Volledig geautomatiseerde opmaak topologie generatie met behulp van geavanceerde genetische optimalisatie algoritmen die minimaliseren cel en parasitaire effecten.
Optimalisering van strategieën omvatten:

- Optimale cel input sequencing

- Optimale verspreiding strip layout

- 3) Transistor netlist synthese met built-in transistor Sorteringsvoorschriften algoritmen en keuzehefboom opties

- 4) de gebruiker definieerbare topologie generatoren met ondersteuning van geavanceerde parameters instellen in de lay-out primitieven:

- Contact en contact arrays

- Single, L-vormige en gevouwen transistor configuraties

- 5) Advanced propriëtaire verdichting motor

- Adaptieve topology-driven verdichting strategieën

- Volledig ontwerp regel ondersteuning voor geavanceerde CMOS-processen

- 6) Circuit en layout verificatie

- Built-in formele verificatie van de route en de lay-out versus specificatie

-------------------------------------------------- --------------------------------------------------------------------------------------------- -------------------------------------------

Nangate Cell Characterizer (h ** p: / / www.nangate.com/index.php?option=com_content&task=view&id=36&Itemid=56)Kenmerken:

======

- 1) Spice simulaties via Nangate Library Manager controles

- 2) Built-in-extractie

- 3) Automatische Spice dek generatie

- Built-in Spice simulator als interface met de klant de industrie-standaard Spice simulatoren

- Ondersteuning van de resultaten correlatie rapportage

- 4) Nauwkeurige input state-afhankelijke karakterisering van cel parameters als functie van de cel belasting en input overgang tijd:

- Timing: propagatie vertraging, output overgang tijd, setup / wachtstand, herstel, pulsbreedte, geen verandering tijd

- Vermogen: cel interne statische en dynamische kracht

- Input capacitieve

-5) Gebruikt nonlinear apparaat model voor vertraging en interne machtsstrijd modellen met behulp van twee-dimensionale opzoektabellen

-6) Built-in uitgebreide stimulans, de resultaten en het model validatie

-7) Gedeelde database model met Nangate Library Manager en Nangate Cell Compiler tools voor naadloze interface

--
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Koel" border="0" /> Alternatieve input-formaat opties omvatten GDSII of Spice circuit netlists

-9) Flexibele gegevensblad generator

- 10) Intuïtieve GUI met wizard en uitgebreide configuratie opties voor karakterisering parameters evenals grafische vooruitgang toezicht

- 11) Volledige batch mode ondersteuning
 
Hoi, singu31, een advies over hoe u de 7 punten van input en output scheef belasting?

 
Kan iemand mij uitleggen ongeveer 9 track of 13 track bibliotheek? ...Welke is beter
en wat zijn de advanteges? ..

 
singu31, bedankt voor dat papier, is het zeer handig!

Kumer_eee, bibliotheken met een hoger aantal horizontale tracks bezet het algemeen leiden tot een hoger zijn en hogere prestaties ontwerpen.Er zijn twee belangrijke kwesties op het spel hier:
- Rij sterkte
- Routability: de cellen groter zijn minder crouded en in het algemeen veel gemakkelijker om de route met - wat resulteert in het algemeen korter, lager RC draden.

 
Ik ben het eens met eternal_nan,
9 track - beter uit gebied perspectief
13 track - betere snelheid perspectief

Ik zou willen toevoegen een query, op welke basis track hoogte is besloten?, Te meer specifieke, 13 track en 14 track zal zowel een betere snelheid, in een dergelijk geval wat zijn de factoren die we moeten overwegen bij het kiezen van de track die hoogte?

een meer query vrienden, een geval als dit hebben we al een blok met 9 track STD cellen @ 400Mhz, nu in de volgende versie van het ontwerp willen we verhuizen naar 415Mhz voor hetzelfde blok, hoe te komen tot track hoogte?

 
Een andere bron voor Std.cel ontwikkeling is www.vlsitechnology.org

mm

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top