M
missbirdie
Guest
Hallo
Ik heb een vraag over de volgende VHDL-code om te zetten van parallelle naar seriële:
library IEEE;
gebruik IEEE.STD_LOGIC_1164.ALL;
gebruik IEEE.STD_LOGIC_ARITH.ALL;
gebruik IEEE.STD_LOGIC_UNSIGNED.ALL;
entiteit PAR2SER is
Port (DIN: in STD_LOGIC;
MODE: in STD_LOGIC;
CLK: in STD_LOGIC;
RESET: in STD_LOGIC;
SDOUT: out STD_LOGIC);
einde PAR2SER;
- Doel: Implement belangrijkste architectuur van PAR2SER
architectuur gedrag van PAR2SER is
signaal idata: std_logic_vector (7 Downto 0); - interne gegevens
beginnen - GEDRAG
- Doel: Main proces
proces (CLK, RESET)
beginnen - proces
- Activiteiten naar aanleiding van asynchrone reset (actief hoog)
als RESET = 1 dan
SDOUT <= 0;
Idata <= "00000000";
- Activiteiten veroorzaakt door stijgende flank van de klok
elsif evenement CLK en CLK = 1 dan
MODE geval is
wanneer "00" => - geen werking
null;
wanneer "01" => - load operatie
Idata <= DIN;
wanneer "10" => - naar links
SDOUT <= idata (7);
voor mloop in 6 Downto 0 lus
Idata (mloop 1) <= idata (mloop);
end loop; - mloop
wanneer anderen => - geen operatie anders
null;
einde geval;
end if;
einde proces
end gedrag;
Ik klinkt wellicht gek, maar wat is de mode voor pin?
Ik heb een vraag over de volgende VHDL-code om te zetten van parallelle naar seriële:
library IEEE;
gebruik IEEE.STD_LOGIC_1164.ALL;
gebruik IEEE.STD_LOGIC_ARITH.ALL;
gebruik IEEE.STD_LOGIC_UNSIGNED.ALL;
entiteit PAR2SER is
Port (DIN: in STD_LOGIC;
MODE: in STD_LOGIC;
CLK: in STD_LOGIC;
RESET: in STD_LOGIC;
SDOUT: out STD_LOGIC);
einde PAR2SER;
- Doel: Implement belangrijkste architectuur van PAR2SER
architectuur gedrag van PAR2SER is
signaal idata: std_logic_vector (7 Downto 0); - interne gegevens
beginnen - GEDRAG
- Doel: Main proces
proces (CLK, RESET)
beginnen - proces
- Activiteiten naar aanleiding van asynchrone reset (actief hoog)
als RESET = 1 dan
SDOUT <= 0;
Idata <= "00000000";
- Activiteiten veroorzaakt door stijgende flank van de klok
elsif evenement CLK en CLK = 1 dan
MODE geval is
wanneer "00" => - geen werking
null;
wanneer "01" => - load operatie
Idata <= DIN;
wanneer "10" => - naar links
SDOUT <= idata (7);
voor mloop in 6 Downto 0 lus
Idata (mloop 1) <= idata (mloop);
end loop; - mloop
wanneer anderen => - geen operatie anders
null;
einde geval;
end if;
einde proces
end gedrag;
Ik klinkt wellicht gek, maar wat is de mode voor pin?